11.2. Алгоритмы реализации арифметических действий с операндами, представленными в форме с фиксированной запятой

Структуру типичного арифметического устройства, выполняющего операции над числами с фиксированной запятой, можно представить следующим образом:

Регистр SR

Накапливающий сумматор АС

Рис\ 11.1\

В устройство входят:

накапливающий сумматор АС, включающий:

накапливающий регистр АС и параллельный сумматор ;

запоминающий регистр SR;

регистр множителя-частного MQ;

n-разрядный вспомогательный регистр сдвига LR;

6-разрядный регистр RG;

счетчик сдвигов SC;

двухбитовый регистр кода процедуры OPCODE;

однобитовые регистры: SI, Т, ADOV, DVOV.

Все однобитовые регистры, т.е. триггера, чаще всего объединяются в один статусный регистр.

На рис.1 узел управления арифметическим устройством не показан. Этот узел управляет передачей содержимого из одного регистра в другой, управляет всеми арифметическими и логическими процедурами над содержимым этих регистров, анализирует всю статусную информацию. Он может быть реализован чисто аппаратно, или же функционировать под управлением соответствующих микропрограмм.

В n-разрядных регистрах AC, SR, MQ старший, n-ый, разряд S выделен под знак числа. Остальные n - 1 разряды этих регистров отведены для представления значения числа и обозначаются как AC(M), SR(M), MQ(M). Разряд AC(Q) используется в одном из алгоритмов деления.

В зависимости от структуры регистров АС и MQ можно прямой код содержимого этих регистров преобразовывать в дополнительный или же в обратный код и выполнять также соответствующую обратную процедуру. Возможные варианты структур регистров с такими характеристиками приведены на рис.16а и 16б в разделе 4.

При вычитании содержимого регистра SR из содержимого регистра АС вычитаемое может представляться в дополнительном коде непосредственно на входах параллельного сумматора . Структура одного разряда такого сумматора выглядит следующим образом:

SR(i)

SM S AC(i)

P Pi

Pi-1

Сложение

Вычитание

AC(i)

Рис. 11.2\

В младшем разряде сумматора на SM вместо сигнала Pi-1 поступает сигнал "Вычитание", если алгебраическое сложение выполняется в дополнительном коде. Таким образм, параллельный сумматор такой конфигурации позволяет выполнять не только процедуру сложения, но и процедуру вычитания из содержимого регистра АС содержимое регистра SR без предварительного представления последнего в дополнительном коде.

Регистры АС и MQ объединены в один так называемый "касрегистр" для процедуры совместного сдвига их содержимого вправо или влево. Сдвигается содержимое всех разрядов, кроме знакового, т.е. разряды AC(M) и MQ(M). Причем, таким образом, чтобы при каждом таком сдвиге содержимое очередного младшего, 0-го, разряда АС(М) попадало в старший, (n -1)-ый разряд MQ(M) и наоборот. Процедуры сдвига используются при умножении и делении.

Регистры ADOV и DVOV сигнализируют о состоянии переполнения при выполнении операций сложения или умножения и деления соответственно. В регистр OPCODE заносится код, по которому определяется какую процедуру необходимо выполнить: сложение, вычитание, умножение или деление.