3.2. Интегральные таймеры и устройства на их основе

3.2.1. Интегральные таймеры

Интегральный таймер – это микросхема предназначенная для построения прецизионных одновибраторов и мультивибраторов. Рассмотрим внутреннюю структуру интегрального таймера и взаимодействие его элементов на примере интегрального таймера КР 1006 ВИ1. Условное графическое обозначение этого таймера на схемах электрических принципиальных показано на рис.3.5, а внутренняя структура – на рис.3.6.

Рассмотрим внутреннюю структуру таймера. В его состав входят: резистивный делитель напряжения, образованный резисторами – , компараторы и , RS-триггер и транзистор VT. Сопротивления резисторов делителя выполняют равными 5 кОм, т.е. . Делитель подключен между выводами 1 и 8 таймера. Вывод 1 обычно подключается к общему проводу схемы, а на вывод 8 подают напряжение питания . Поскольку входные токи компараторов пренебрежимо малы, то ток делителя . Напряжение на резисторе называют нижним уровнем напряжения. Это напряжение определяется:

Рис.3.5.а

Рис.3.6

. (3.8)

Напряжение на резисторах и называют верхним уровнем напряжения. Это напряжение определяется:

. (3.9)

Напряжения и являются опорными напряжениями для компараторов и . Логическая «1» формируется на выходе компаратора , если напряжение на выводе 6 таймера (вход R) больше верхнего уровня, т. е. . Логическая «1» формируется на выходе компаратора , если напряжение на выводе 2 таймера (вход S) меньше нижнего уровня, т. е. .

RS-триггер, входящий в состав таймера, отличается от обычного RS-триггера наличием входа Е и разным приоритетом у R и S входов. Вход S у RS-триггера таймера имеет старший приоритет относительно входа R. Поэтому таблица истинности для RS-триггера таймера отличается от таблицы истинности обычного RS-триггера.

Обычный RS-триггер RS-триггер таймера

S	R	Q
1	0	1
0	1	0
0	0	Хр
1	1	н/с

S	R	Q
1	0	1
0	1	0
0	0	хр
1	1	1

В таблицах истинности обозначены: хр – режим хранения предшествующей информации; н/с – неопределенное состояние.

Управляющими входами таймера являются выводы 2,4,5,6. С учетом вышеизложенного определим приоритеты входов таймера и влияние входных сигналов на выходной сигнал.

Главный приоритет имеет вход Е. Если напряжение на выводе 4 таймера (вход Е таймера и RS-триггера) больше или равно 1 В ( , то сигнал на выходе Q RS-триггера определяется сигналами, поступающими на входы R и S. Если напряжение на выводе 4 таймера меньше 1 В ( , то сигнал на выходе Q RS-триггера равен логическому «0» вне зависимости от сигналов, поступающих на входы R и S. В дальнейшем будем считать, что напряжение и, соответственно, сигнал на выходе Q RS-триггера определяется сигналами, поступающими на входы R и S.

Второй по значимости приоритет у входа 2. Если и напряжение на выводе 2 (вход S) , то вне зависимости от напряжения на входе R, на выходе компаратора формируется логическая единица «1» поступающая на вход S триггера. Согласно таблице истинности на выходе Q триггера и выходе Q таймера (вывод 3) формируется логическая «1».

Младший по значимости приоритет имеет вход R (вывод 6). Если , и , то на выходе компаратора формируется логический «0», поступающий на вход S триггера, а на выходе компаратора формируется логическая единица «1» поступающая на вход R триггера. Согласно таблице истинности на выходе Q триггера и выходе Q таймера (вывод 3) формируется логический «0».

Если , и , то на выходах компараторов и будут логические нули, и на выходе Q триггера и выходе Q таймера сохраняется состояние, предшествующее этой логической комбинации.

Изменяя напряжение на выводе 5 (вход ) посредством подключения к нему источника ЭДС или резистора, можно смещать уровни напряжения и , тем самым оказывая влияние на работу таймера.

Транзистор VT, входящий в состав таймера, выполняет функцию силового ключа и позволяет коммутировать ток в 0,2 А.