
- •Микропроцессоры и микропроцессорные системы
- •Введение
- •1.1.Успехи интегральной технологии и предпосылки появления микропроцессоров
- •1.2.Основные схемотехнологические направления производства микропроцессоров
- •1.3.Характеристики микропроцессоров
- •1.4.Поколения микропроцессоров.
- •Машина пользователя и система команд
- •1.6.Архитектура 16-разрядного микропроцессора
- •Система команд i8086
- •Общая структура мпс
- •Структура микропроцессора и интерфейсные операции
- •1.7.1.Внутренняя структура
- •1.7.2.Командный цикл микропроцессора.
- •1.7.3.Машинные циклы и их идентификация.
- •1.7.4.Реализация микропроцессорных модулей и состав линий системного интерфейса
- •1.8.1.Внутренняя структура
- •1.8.2.Машинные циклы i8086 в минимальном и максимальном режимах
- •1.8.3.Структура микропроцессорных модулей на базе микропроцессора i8086
- •Подсистема памяти мпс
- •1.9.Распределение адресного пространства
- •1.10.Р егенерация динамической памяти
- •Подсистема ввода/вывода мпс
- •1.11.Подсистема параллельного обмена на базе буферных регистров
- •1.12.Контроллер параллельного обмена к580вв55
- •1.13.Последовательный обмен в мпс
- •1.13.1.Универсальный последовательный приемопередатчик кр580вв51
- •Подсистема прерываний мпс
- •1.14.Внутренние и внешние прерывания
- •1.15.Функции подсистемы прерываний и их реализация
- •1.16.Контроллеры прерываний
- •Подсистема прямого доступа в память мпс
- •1.17.Контроллер прямого доступа в память к580вт57
- •1.18.Высокопроизводительный 32-разрядный контроллер пдп 82380
- •1.18.1.Архитектура контроллера 82380
- •1.18.1.1.И нтерфейс с главным процессором.
- •1.18.2.Функции контроллера пдп
- •1.18.3. Программируемый контроллер прерываний
- •1.18.4. Программируемые интервальные таймеры
- •1.18.5. Контроллер регенерации динамического озу
- •1.18.6. Генератор с состоянием ожидания
- •1.18.7.Сброс центрального процессора
- •1.18.7.1.Размещение карты регистров
- •1.18.7.2.Интерфейс с микропроцессором
- •1.18.7.3.Сигналы сопряжения с микропроцессором 80386
- •1.18.8. Синхронизация шины контроллера 82380
- •1.18.8.1. Конвейеризация адресов
- •Организация мпс на базе секционированных бис
- •1.19.А рифметико-логические секции
- •1.20.Секции управления и устройства управления
- •1.20.1.Эволюция структур сфам.
- •1.20.2.Секции управления адресом микрокоманд серии к1804.
- •1.20.3.Организация управляющего автомата
- •1.21.Структура устройств обработки данных
- •1.22.Мпс с одно- и двухуровневым управлением
- •1.23. Расширение архитектуры Am2900
- •1.23.1. Базовый процессорный элемент к1804вм1
- •1.23.1.1. Организация основных блоков
- •1.23.1.2.Система инструкций
- •Однокристальные микроЭвм
- •1.24.Однокристальные микро-эвм к1816ве48/49/35
- •1.24.1.С труктура омэвм
- •1.24.2.Элементы архитектуры омэвм
- •1.24.3.Порты ввода/вывода
- •1.24.4.Система команд омэвм
- •1.24.5.Расширение ресурсов омэвм
- •1.25. Однокристальная микроЭвм к1816ве51
- •1.25.1.Семейство однокристальных эвм mcs-51
- •1.25.2.Структура микро-эвм к1816ве51
- •1.25.3.Архитектурные особенности микро-эвм
- •1.25.4.Организация внутренней памяти данных.
- •1.25.5.Машинные циклы и синхронизация микро-эвм
- •1.25.6.Внешние устройства микро-эвм
- •1.25.7.Описание последовательного порта.
- •1.25.8.Таймеры-счетчики
- •1.25.9.Подсистема прерываний
- •1.25.10.Система команд
- •Системы проектирования и отладки мпс
- •1.26.Проблемы и особенности отладки мпс
- •1.26.1. Особенности отладки мпс на разных этапах ее существования.
- •1.27.С татические отладчики
- •1.28.Логические анализаторы
- •1.29. Сигнатурные анализаторы
- •1.29.1.Идея сигнатурного анализа
- •1.29.2.Оборудование сигнатурного анализа и требования к проверяемой схеме
- •1.30. Системы проектирования мпс
- •1.30.1.Внутрисхемные эмуляторы
- •Литература
1.25.7.Описание последовательного порта.
В состав ..ВЕ51 входит дуплексный последовательный канал связи с буферизацией, который может быть запрограммирован для работы в одном из четырех режимов:
режим "0" - синхронный ввод/вывод с частотой OSC/12;
режим "1" - асинхронный с 8-бит. кадром, частота kf;
режим "2" - асинхронный с 9-бит. кадром, частота kOSC/32;
режим "3" - асинхронный с 9-бит. кадром, частота kf;
где k {1, 1/2}, f - частота переполнения T1 (fov), деленная на 16.
В
ходные
и выходные данные хранятся в регистре
SBUF(99), управление работой приемопередатчиков
осуществляется словом состояния и
управления SCON (98), формат которого
представлен в Табл. 11 .38.
Рис. 11.100. Разряд порта Р3
В режиме "0" (синхронный) данные передаются или принимаются по линии RxD со скоростью OSC/12 младшими битами вперед по 8 бит за операцию. Для синхронизации внешних средств используется линия TxD (Рис. 11 .101)
Табл. 11.38
№ бита |
Имя |
Назначение |
|
|
RI |
Флаг прерывания приемника |
|
|
TI |
Флаг прерывания передатчика |
|
|
RB8 |
8 бит приемника (реж. 2 и 3) |
|
|
TB8 |
8 бит передатчика (реж. 2 и 3) |
|
|
REN |
Разрешение приема |
|
|
SM2 |
Запрещение приема кодов с b8 = 0 |
|
|
SM1 |
00 - "0" |
10 - "2" |
|
SM0 |
01 - "1" |
11 - "3" |
Передача инициируется всякий раз, когда в новые данные записываются в буфер SBUF. Признаком окончания передачи служит установка флага TI.
Операция ввода активизируется при разрешенном приеме (REN = 1) по сбросу RI. Установка RI свидетельствует о готовности введенных данных для считывания из буфера SBUF.
В
режиме 1..3 реализуется асинхронный обмен
данными. Кадр для передачи в режиме
1 показан на Рис. 11 .102. Кадры для режимов
2 и 3 отличаются наличием девятого бита
D8, следующего за D7 перед стоповым битом.
Рис. 11.101. Прием/передача в синхронном режиме
Д
ля
повышения помехоустойчивости приема
в режимах 1..3 каждый бит данных
опрашивается трижды. Для этого период
передачи бита делится на 16 интервалов
и опросы осуществляются в 7, 8, 9 интервалах;
значение бита определяется мажорированием.
До прихода стартового бита приемник
RxD проверяется 16 раз за период. При
обнаружении перехода "H"
"L" начинается отсчет. Если стартовый
бит не подтверждается (опрос 3 раза), то
переход принимается за помеху. При
обнаружении стартового бита осуществляется
прием следующих 8 или 9 битов (в зависимости
от режима) и размещение их в SBUF и
флажке RB8. При приеме стопового бита
устанавливается флаг RI, свидетельствующий
об окончании приема очередного кадра.
Рис. 11.102. Кадр передачи в режиме 1
Передача данных на выход TxD начинается после записи их в SBUF независимо от флага TI. Передача стартового бита начинается в фазе S1P1 МЦ, следующего за сигналом переполнения того счетчика, который служит генератором скорости. Кадр завершается выдачей стопового бита. Перед началом передачи стоп-бита устанавливается флаг TI - окончание передачи данных.
Флажки RI и TI способны осуществлять запросы на прерывания, причем в режимах 1..3 при SM2 = 1 установка флага RI (и генерация запроса) возможна только при приеме кадра с D8 = 1. Для режима 1 это соответствует приему стопового бита. Таким образом имеется возможность (в режимах 2 и 3) разделять принимаемые кадры на два класса (по D8 RB8). Кадры, принимаемые с RB8 = 0 теряются. Это дает возможность эффективно управлять межмашинной связью в сетях с единой последовательной магистралью. Кадры с RB8 = 1 - широковещательные и содержат адрес приемника, информация которому будет передаваться кадрами с RB8 = 0. Для вызова другого абонента следует передать новый кадр с RB8 = 1.
Скорость передачи зависит от состояния флага SMOD в регистре PCON (87), режима работы канала и длительности периода пересчета таймера-генератора скорости.
Для режима 2: при SMOD = 1 - скорость OSC/32;
SMOD = 0 - скорость OSC/64.
В режимах 1 и 3 скорость передачи определяется частотой переполнения таймера T1(fov) следующим образом:
f = (2SMOD/32) fov .
При использовании таймера T1 в режиме автозагрузки скорость последовательного обмена определяется по следующей формуле:
f = (2SMOD fOSC)/(32 12 [256 - (тн)]).
В случае SMOD = 1 скорость совпадает с частотой переполнения таймера, при SMOD = 0 - скорость в два раза ниже.