1.18.8. Синхронизация шины контроллера 82380

Для организации внутренней синхронизации контроллера 82380 частота входного тактового сигнала CLK2 делится на два. Следовательно, для согласования работы кон­троллера 82380 и микропроцессора 80386 по времени требуется, чтобы частота CLK2 была равна удвоенной тактовой частоте микропроцессора. Во временной диаграмме внутреннего тактирования выделяются две фазы PHI1 и PHI2, причем длительность каждой этой фазы равна периоду сигнала CLK2. Фаза PHI1 используется для защел­кивания внутренних данных; фаза PHI2 – для фиксации входных сигналов и уста­новки внутренних сигналов. Контроллер 82380 формирует сигнал CPURST, гарантируя, что микропроцессор 80386 будет сброшен в фазе PHI1.

Такт шины характеризуется кратчайшим периодом времени какой-либо актив­ности шины. Такту шины, иногда называемому Т-тактом, соответствует один пе­риод импульсов PHI1 в контроллере 82380 или эквивалентные по длительности два периода сигнала CLK2. Длительность цикла шины зависит от наличия на входе READY# сигнала низкого уровня. Каждый из шести типов циклов шины, опреде­ляемых комбинацией сигналов W/R#, D/C# и M/IO#, состоит из двух и более тактов шины.

1.18.8.1. Конвейеризация адресов

Конвейерная организация выдачи значений адресов на шину позволяет памяти и периферийным устройствам работать с ускорением на один такт ожидания по срав­нению с обычным режимом работы шины. В основе такой организации лежит прин­цип формирования очередного значения адреса и сопутствующей ему комбинации управляющих сигналов в то время, когда ведущее устройство на шине ожидает под­тверждения завершения текущего цикла шины. Если конвейерная организация выда­чи адресов используется совместно с методом расслоения памяти, то могут быть получены обращения к памяти с нулевыми тактами ожидания. Контроллер 82380 под­держивает конвейеризацию адресов как в подчиненном режиме, так и в режиме ве­дущего устройства.

В зависимости от значения сигнала на входе NA# контроллер 82380 способен ини­циировать по поцикловому принципу либо конвейерную, либо неконвейерную работу в режиме ведущего устройства. Если уровень сигнала на линии NA# низкий, то это говорит о том, что запрашивается цикл шины конвейерного типа, и контроллер 82380 выставит адрес и сигналы, определяющие тип цикла шины, как только сформируется внутренний запрос шины. В подчиненном режиме по значениям сигналов на линиях READY# и ADS# локальной шины процессора контроллер 82380 определит запрос конвейеризации адресов и затребует от микропроцессора на один такт ожидания меньше (при этом предполагается, что функционирует генератор, управляющий фор­мированием тактов ожидания). При обращении к внутренним регистрам 82380 в кон­вейерном режиме контроллер использует расширенную информацию о цикле адреса и о цикле шины вообще.

10. Организация мпс на базе секционированных бис

В развитие идеи микропроцессоров 3 поколения (см. раздел 1.4.3) достаточно широкое распространение получили т.н. комплекты секционированных микропроцессор­ных БИС, на базе которых разрабатываются МПС с разрядно-модульной организацией. Часто микропроцессоры такого типа называют многокристальными, имея в виду, что аппаратура МП располагается на нескольких связанных между собой кристаллах.

Однако, главной особенностью архитектуры многокристальных МП является раздельная организация операционного и управляющего автоматов и реализация операционной части в виде разрядных сечений.

Р ис. 10.63. Общая структура МПС на секционированных БИС

При этом пользователь (разработчик) получает две глобальные степени свободы:

0. возможность варьировать разрядность МПС за счет объединения различного числа БИС операционных устройств;

1. возможность реализации (почти) произвольной системы команд за счет изменения содержимого микропрограммного ПЗУ.

На Рис. 10 .63 приведена общая структура МПС с разрядно-модульной организацией. Процессор реализован на комплекте секционированных БИС, а память и ВУ - традиционным для однокристальных МП способом.

Для реализации МПС с разрядно-модульной организацией в составе комплектов микропроцессорных БИС выпускаются различные варианты арифметико-логических секций, секций управления и вспомогательных БИС (регистры, схемы ускоренного переноса, контроллеры прерываний и др.).