2Практична частина

2.1Комп’ютерна схемотехніка

Задача 1

Здійснити проектування операційного автомата класу I. Формат даних – 8-бітні беззнакові. Склад виконуваних мікрооперацій і формованих ознак результатів приведений у таблицях 2.1 і 2.2.

Таблиця 2.1

Вхід	Мікрооперація	Примітки
y1	A:=D	Завантаження регістра А
y2	B:=D	Завантаження регістра В
y3	A:=A+B	Багаторозрядний суматор
y4	A:=A&B	Багаторозрядне логічне множення
y5	B:=BvD	Багаторозрядне логічне додавання
y6	B:=A+not B+1	Підсумовування
y7	Out A	Вивід умісту регістра А
y8	Out B	Вивід умісту регістра В

Таблиця 2.2

Вихід	Ознака результату	Опис
x1	A==0	Порівняння з 0
x2	A==not B	Порівняння двох векторів

Задача 2

Здійснити проектування операційного автомата класу М. Формат даних – 8-бітні знакові. Склад виконуваних мікрооперацій і формованих ознак результатів приведений у таблицях 2.3 і 2.4.

Таблиця 2.3

Вхід	Мікрооперація	Примітки
y1	A:=D	Завантаження регістра А
y2	B:=D	Завантаження регістра В
y3	A:=0;	Обнуління регістра А
y4	A:=R1(not B)	Арифметичний зсув вправо на 1 розряд
y5	A:=A-1	Декремент
y6	B:=A(15..4).B(3..0)	Конкатенація масивів
y7	Out A	Вивід умісту регістра А
y8	Out B	Вивід умісту регістра В

Таблиця 2.4

Вихід	Ознака результату	Опис
x1	A>B	Порівняння двох векторів
x2	A==not B	Порівняння двох векторів

Задача 5

Здійснити проектування елемента пам’яті з параметрами: вид пам’яті – RAM, організація – 1Кх8, вид адресної шини – 5 розрядів, вид вихідних буферів – мультиплексор.

Задача 6

Здійснити проектування елемента пам’яті з параметрами: вид пам’яті – FIFO, організація – 16х16, вид адресної шини – (?), вид вихідних буферів – (?).

Задача 7

Здійснити проектування суматора групової структури з наступними характеристиками:

загальне число розрядів 12

число груп суматора 3

перенос усередині групи послідовний

перенос між групами паралельний

базис «Ні»

Задача 8

Побудувати поведінкову (чи структурну) модель чотириканального дворозрядного стробованого мультиплексора з адресним селектором. В ІС передбачене роздільне стробування по кожному з розрядів, що дозволяє шляхом об’єднання виходів по «АБО» синтезувати восьмиканальний однорозрядний мультиплексор.

A2	A1	E0#	E1#	DO1	DO0
X	X	1	1	0	0
0	0	0	1	0	DI00
0	1	0	1	0	DI01
1	0	0	1	0	DI02
1	1	0	1	0	DI03
0	0	0	0	DI10	DI00
0	1	0	0	DI11	DI01
1	0	0	0	DI12	DI02
1	1	0	0	DI13	DI03
0	0	1	0	DI10	0
0	1	1	0	DI11	0
1	0	1	0	DI12	0
1	1	1	0	DI13	0

Задача 9

Побудувати поведінкову (чи структурну) модель чотирирозрядного регістра зсуву з рівнобіжним і послідовним входом ИР1. При рівнобіжному записі інформації, установленої на чотирирозрядному вході D, на вхід рівнобіжного завантаження L подають рівень логічної «1» , а на тактовий вхід C1 – тактовий імпульс, по негативному фронті якого дані переписуються на вихід регістра Q. Стан входів DR і З2 може бути при цьому довільним. Для послідовного запису інформації зі зсувом вправо (від Q0 до Q3) записуваний код подають на вхід DR, на вході L підтримують рівень логічного «0» , а тактові імпульси посилають на вхід C2. Запис і зсув, так само як і в попередньому режимі, відбуваються в моменти формування негативних фронтів. Стани входів D і C1 можуть бути будь-якими, тому що логічний «0» на вході L блокує проходження сигналів із зазначених входів.

Задача 10

Побудувати поведінкову модель чотирирозрядного двійково-десяткового реверсивного лічильника ИЕ6. Лічильник має три основних режими: рівнобіжне асинхронне завантаження двійково-десяткового коду по входу DI, режим підсумовування і режим вирахування. У двох останніх режимах рахункові імпульси подають на різні входи: при підсумовуванні на вхід CU, при вирахуванні на вхід CD. Виходи переносу в зазначених режимах також різні: PU при підсумовуванні і PD при вирахуванні.