Аппаратная реализация преобразователя с использованием элементов м2 и или.

По сравнению с арифметическим алгоритмом аппаратные затраты на реализацию логического алгоритма существенно меньше, а по быстродействию данная КЛС на порядок выше, так как выдает преобразованный код с запаздыванием равным:  =(N-1)_или .

Синтез клс для выполнения операции сравнения n – разрядных двоичных кодов.

Наиболее распространенные операции отношения A>B,A<B,A=B. Проверка отношений типа равенство или неравенство для сравниваемых кодов А и В может выполняться с использованием параллельных или последовательных алгоритмов. Рассмотрим последовательный алгоритм, который дает наиболее простое решение. Таблица истинности для сравнения одноразрядных кодов может быть записана в виде:

A1	B1	H1
0	0	0
0	1	0
1	0	1
1	1	0

Для двухразрядных кодов: (A₂ A₁ >B₂ B₁)

10 эквивалент	A2	A1	B2	B1	H1
0	0	0	0	0	0
8	1	0	0	0	1
12	1	1	0	0	1
2	0	0	1	0	0
10	1	0	1	0	0
6	0	1	1	0	0
14	1	1	1	0	1
1	0	0	0	1	0
9	1	0	0	1	1
5	0	1	0	1	0
13	1	1	0	1	1
3	0	0	1	1	0
11	1	0	1	1	0
7	0	1	1	1	0
15	1	1	1	1	0

A2, A1
00 01 11 10
	B2,B1	00	0	1	1	1
		01	0	0	1	1
		11	0	0	0	0
		10	0	0	1	0

Распространив подход к определению функции Н₂ для проверки отношения A₂ A₁ >B₂ B₁ на случай сравнения трехбитных кодов A₃A₂A₁ > B₃B₂B₁, запишем:

Последовательный алгоритм проверки отношения ‘>’ для сравниваемых n-разрядных кодов может быть записан в виде:

Это выражение будет конечным условием формирования отношения:

A_i> B_i i=1,2,….,n

Если в качестве элементной базы для реализации выражения используются элементы И-НЕ, то для сравнения кодов с произвольным числом разрядов i преобразуем выражение к виду:

Если условно принять запаздывание в элементе в элементе сравнения больше чем _>, то суммарное запаздывание может быть вычислено в соответствии со схемной реализацией этого отношения для n – разрядных кодов.

_пос. =N_>

Суммарное запаздывание в схеме последовательного сравнения n – разрядных кодов не позволяет исполнить данную реализацию в быстродействующих КЛС. Альтернативой данному подходу может служить вариант параллельного сравнения кодов, требующий алгоритма вида:

Если сохранить в качестве элементной базы элементы И –НЕ, то выражение может быть реализовано при параллельной подаче на входы схемы N – разрядных сравниваемых кодов.

Организация параллельного сравнения N – разрядных кодов повышает быстродействие схемы на величину, зависящую от разрядности сравниваемых кодов с использованием суммарного критерия аппаратных затрат и быстродействия предпочтительно с использованием алгоритма (2), при увеличении разрядности кодов А и В, тот же критерий отдает предпочтение алгоритму (1).