5. Оперативное запоминающее устройство озу

5.1. Назначение и технические характеристики

Оперативное запоминающее устройство ОЗУ предназначено для приема, хранения и выдачи кодов чисел и команд в про­цессе работы цифровой вычислительной машины ЦВМ-Орбита 20

Конструктивно ОЗУ состоит из двух панелей ПОП1 и ПОП3.

ОЗУ построено по системе Z или по системе с прямой выборкой числа, где ток считывания в накопителе ОЗУ проходит только через выбранный адресный провод по оси Z.

В качестве накопителя в ОЗУ применен куб памяти КП-Ш 512/19 с многоотверстными ферритовыми числовыми пласти­нами и встроенным диодно-магнитным дешифратором с постоянным смещением.

Схемы управления ОЗУ выполнены на микросхемах серии "Тюльпан-З".

ОЗУ имеет следующие технические характеристики:

• количество адресов  512,

• количество разрядов  16,

• время обращения 5 мкс,

• время выборки  1,2 мкс,

• потребляемая мощность по цепям постоянного тока  15,8 вт,

• вес  2,08 кг,

• объем  2,3 дм.

5.2. Функциональная схема

Функциональная схема ОЗУ приведена на рис. 5.1. Основными функциональными узлами на схеме ОЗУ являют­ся следующие:

регистр адреса,

дешифраторы I ступени X и Y,

адресные ключи X и Y,

адресные формирователи,

дешифратор II ступени X,

накопитель,

усилители воспроизведения,

регистр числа,

разрядные формирователи,

схемы управления.

Последовательный код адреса A0I по И4... И11 посту­пает из управляющего арифметического устройства (УАУ ) в регистр адреса ОЗУ. Регистр адреса представляет собой сдвигающий регистр, преобразовывающий последовательный код адреса из УАУ в параллельный код адреса ОЗУ.

Выходные каскады регистра адреса стробируются по времени И11... И6 и служат для формирования сигналов по длительности. С выходных каскадов регистра адреса по времени И13... И6 параллельный код адреса поступает на дешифраторы I ступени.

Младшие разряды кода адреса Зр...0р поступают на входы дешифратора I ступени Y, а старшие разряды 7р…4р  на входы дешифратора I ступени X.

Дешифраторы 1 ступени стробируются по времени И13…И6. Каждый дешифратор имеет 16 выходов, которые управляют адрес­ными ключами.

В зависимости от кода в регистре адреса выбирается один из шестнадцати адресных ключей X и один из шестнадцати адресных ключей Y.

Выходы адресных ключей Y подключаются к координат­ным шинам Y накопителя КП-Ш 512/19. Выходы адресных ключей X подключаются к дешифратору П ступени X, который управляется адресными формирователями.

На входы адресных формирователей из управляющего арифметического устройства приходит 8 разряд кода адреса А02 по И13... И10 и строб со схемы управления по И13…И0. При отсутствии "I" в 8 разряде А02 появятся сигналы на выходе 1 адресного формирователя и на одном из шестнадцати выходов дешифратора П ступени X (X1...X16). При наличии "I" в 8 разряде А02 появятся сигналы на выходе 2 адресного формирователя и на одном из следующих шестнадцати выходов дешифратора П ступени X (X17...X32). Выходы дешифратора П ступени X подключаются к координатным шинам X накопителя КП-Ш 512/19.

При поступлении сигналов в координатные шины X и Y накопителя происходит считывание числа по заданному адресу.

Усилители воспроизведения принимают сигналы считывания и усиливают их. Сигналы затем поступают параллельным шестнадцатиразрядным кодом в регистр числа.

Прием числа в регистр числа ОЗУ стробируется сигналом ПРО по И15.

Регистр числа представляет собой сдвигающий регистр, преобразовывающий поступающий в него параллельный код в последовательный.

Из регистра числа код числа по И0... И15 последователь­ный кодом поступает в процессор (управляющее арифметическое устройство УАУ), а по И0 параллельным кодом  на входы разрядных формиро­вателей для перезаписи считанного числа.

Разрядные формирователи управляют записью "0" и "I" в накопителе.

Стробы И0, И6 определяют длительность сигналов раз­рядной записи, а стробы И2…И5 (прямой код) и И2... И5 (обратный код) управляют записью "0" и "I" в накопителе в прямом и обратном кодах в зависимости от содержания Зр кода адреса A0I.

Выходы разрядных формирователей подключаются к разрядным шинам накопителя. Считанное число вновь записывается в накопителе.

При записи нового кода числа процессы в устройстве аналогичны описанным выше. Отличие заключается в том, что при этом отсутствует строб приема числа ПРО по И15 и счи­танное число не поступает в регистр числа. Из управляющего арифметического устройства в регистр числа вводится новый код числа по И0... И15, который записывается в накопителе по выбранному адресу.

Схемы управления вырабатывают стробирующие сигналы, определяющие синхронную работу всего устройства.