Алгоритм временного моделирования электронных схем.
При временном моделировании отображаются только те переменные, которые не минимизируются (входные и выходные переменные КЛС, переменные на выходах элементов памяти, выходы буферных элементов). Запуск режима временного режима (Simulator).
Использование временного анализатора.
Временной анализатор позволяет с использованием матриц задержки сигнала, матриц времени предустановки и времени удержания для триггеров и матриц максимальных тактовых частот работы цифрового устройства получить количественные оценки. Вызов временного анализатора по имени Timing Analyzer, Delay Matrix, Setup/Hold Matrix, Registered Performance. Получение временных задержек и максимальных тактовых частот позволяет:
-
сделать вывод о соответствии разрабатываемого устройства, его спецификации по данным параметрам;
-
уточняются данные для построения контрольных тестов.
Временное моделирование работы асинхронных элементов памяти.
RS-триггера на элементах И, ИЛИ, НЕ
Асинхронные запоминающие элементы используют в автоматических системах, входная информация которых зависит от состояния внешней среды по отношению к устройству и не может быть регламентирована.
RS-триггер на элементах ИЛИ, И, НЕ
RS-триггер на элементах И –НЕ, НЕ
— одновременная
подача 0 запрещена.
RS-триггер на элементах И, ИЛИ, НЕ
Оценка установившихся и устойчивых состояний асинхронных элементов памяти.
|
|
00 |
01 |
11 |
10 |
|
|
0 |
0 |
Х |
1 |
|
|
1 |
0 |
Х |
1 |
0
1
Данная таблица переходов описывает варианты для четырёх видов запоминающих устройств.
Для принятой схемной реализации асинхронного триггера
Построим с использованием выражения 1 развернутую таблицу переходов асинхронного триггера.
|
10 экв. |
|
|
|
|
|
|
|
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
1 |
0 |
0 |
0 |
1 |
0 |
1 |
|
2 |
0 |
0 |
1 |
0 |
1 |
0 |
|
3 |
0 |
0 |
1 |
1 |
0 |
0 |
|
4 |
0 |
1 |
0 |
0 |
1 |
1 |
|
5 |
0 |
1 |
0 |
1 |
0 |
1 |
|
6 |
0 |
1 |
1 |
0 |
1 |
1 |
|
7 |
0 |
1 |
1 |
1 |
0 |
1 |
|
8 |
1 |
0 |
0 |
0 |
1 |
0 |
|
9 |
1 |
0 |
0 |
1 |
0 |
0 |
|
10 |
1 |
0 |
1 |
0 |
1 |
0 |
|
11 |
1 |
0 |
1 |
1 |
0 |
0 |
|
12 |
1 |
1 |
0 |
0 |
1 |
0 |
|
13 |
1 |
1 |
0 |
1 |
0 |
0 |
|
14 |
1 |
1 |
1 |
0 |
1 |
0 |
|
15 |
1 |
1 |
1 |
1 |
0 |
0 |
|
|
||||||
Данные из таблицы переходов поместим в расширенную диаграмму Вейча.
|
|
00 |
01 |
11 |
10 |
|
00 |
10 |
11 |
10 |
10 |
|
01 |
(01) |
(01) |
00 |
00 |
|
11 |
00 |
01 |
00 |
00 |
|
10 |
(10) |
11 |
(10) |
(10) |
Установившимися
будем считать ту пару состояний
,
,
которая совпадает с исходными состояниями
,
или внутренними сигналами этой схемы.
При отсутствии информационных сигналов асинхронный триггер может находиться в двух состояниях. Наличие единицы на входе R переводит триггер в нулевое состояние. Наличие сигнала S переводит триггер в единичное состояние. Из отмеченных установившихся состояний к устойчивым относятся те, которые соответствуют логике рассматриваемого запоминающего элемента. Асинхронные элементы памяти используют в цифровых устройствах, работа которых зависит от состояния внешней среды, генерирующей сигналы на информационных входах. Рассмотрим процедуру синтеза асинхронных инкрементных счётных схем.
|
10 экв. |
|
|
|
|
|
0 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
1 |
|
2 |
0 |
0 |
1 |
0 |
|
3 |
0 |
0 |
1 |
0 |
|
4 |
0 |
1 |
0 |
1 |
|
5 |
|
|
|
|
|
6 |
|
|
|
|
|
7 |
|
|
|
|
|
8 |
|
|
|
|
|
9 |
|
|
|
|
|
|
|
|
|
|
. . .
|
|
0 |
1 |
|
0 |
0 |
0 |
|
1 |
1 |
0 |
Временная диаграмма асинхронного инкрементного счётчика.
Декрементный счётчик синтезируется аналогично и приводит к заданию единичного начального состояния.
Временное моделирование синхронных запоминающих элементов.
Рассмотрим на примере синхронных RS и D-триггеров
И-НЕ (синхронный RS-триггер)
ИЛИ-НЕ (синхронный D-триггер)
Синхронные запоминающие элементы определяют быстродействие синтезируемых цифровых устройств и могут быть при использовании системы MAX+plus II как выбраны пользователем, так и рекомендованы самой системой MAX+plus II.
Обоснование выбора элементной базы для синтезируемого устройства.
В результате компиляции схемы, построенной на библиотечных модулях MAX+plus II, выдаётся рекомендация, которая может быть принята разработчиком или изменена. Возможно подключение опций, которые позволяют выбрать СБИС имеющие максимальное быстродействие.
При включении опций Auto компилятор рекомендует схему, позволяющую непротиворечиво организовать текущий проект.
Задание режима синтеза цифровых устройств.
Если проект размещен на нескольких СБИС, то каждой необходимо присвоить собственное имя. Соотношение присвоенных имён отображается в поле Existing Device Assignments. Возможно несколько режимов для синтеза сложных схем:
-
глобальный режим для всего проекта
-
индивидуальный режим для любого уровня иерархии (для отдельных модулей)