Литература

 Вицын Н. Современные тенденции развития систем автоматизированного проектирования в области электроники. // Chip News, № 1, 1997, с. 12–15.

 Губанов Д.А., Стешенко В.Б., Храпов В.Ю., Шипулин С.Н. Перспективы реализации алгоритмов цифровой фильтрации на основе ПЛИС фирмы ALTERA. // Chip News, № 9-10, 1997, с. 26–33.

 Губанов Д.А., Стешенко В.Б. Методология реализации алгоритмов цифровой фильтрации на основе программируемых логических интегральных схем. // Сборник докладов 1-й Международной конференции "Цифровая обработка сигналов и ее применения" 30.06-3.07.1998, Москва, МЦНТИ, том 4, с. 9 – 19

 Щербаков М.А., Стешенко В.Б., Губанов Д.А. Цифровая полиноминальная фильтрация: алгоритмы и реализация на ПЛИС // Инженерная микроэлектроника, №1 (3), март 1999, с.12-17

 Губанов Д.А., Стешенко В.Б., Шипулин С.Н. Современные алгоритмы ЦОС: перспективы реализации. // Электроника: наука, технология, бизнес, №1, 1999, с.54-57

 Шипулин С.Н., Губанов Д.А., Стешенко В.Б., Храпов В.Ю. Тенденции развития ПЛИС и их применение для цифровой обработки сигналов // Электронные компоненты, №5, 1999, с. 42 – 45.

 В.Стешенко. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС. Занятие 1. Обзор элементной базы. // Chip News,1999, №8, с. 2 – 6.

 В.Стешенко. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС. Занятие 2. Система проектирования MAX+PLUS II фирмы ALTERA. // Chip News,1999, №9, с. 15 – 18.

 В.Стешенко. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС. Занятие 3 Программное обеспечение проектирования на ПЛИС фирмы Xilinx.// Chip News,1999, №10

 Стешенко В.Б., Шишкин Г.В., Евстифеев А.В., Седякин Ю.М. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС. Занятие 4. Язык описания аппаратуры VHDL.// Chip News,2000, №1

 Стешенко В.Б. Особенности проектирования аппаратуры цифровой обработки сигналов на ПЛИС с использованием языков описания аппаратуры // Сборник докладов 2-й Международной конференции "Цифровая обработка сигналов и ее применения" 21.09-24.09.1999, Москва, МЦНТИ, том 2, с. 307 – 314

Архитектура fpga

          Архитектура LCA прдставллена тремя типами конфигурируемых элементов: нескоммутированными блоками ввода/вывода (IOB), расположенными по периметру кристалла, матрицей нескоммутированных логических блоков (CLB), ресурсами межсоединений, которые находятся в каналах между строками и столбцами логических блоков, и между логическими блоками и блоками ввода/вывода.

   CLB содержит два генератора комбинационной логики (F и G) с четырьмя независимыми входами ( входы переменных ) G1 - G4 и F1 - F4 и третий - H, для расширения логических функций от F и G. Каждый генератор комбинационной логики использует память размером 32х1 для реализации булевой функции с табличным просмотром. Переменные, выбранные из четырех логических входов и выходов двух внутренних триггеров, используются как адресные входы таблицы. Время задержки распространения сигнала через комбинационную логику не зависит от вида логической функции. Схема позволяет получить две независимые логические функции от четырех переменных каждая, либо одну функцию от семи независимых переменных, либо функцию H = (F булевая функция G). В CLB имеются два D-триггера с асинхроннми входами сброса (R), синхровход (С), входы данных (D), разрешением синхровхода (CE). Триггеры срабатывают по перепаду из "0" в "1" или из "1" в "0" и могут переключаться с периодом частоты до 0.9 nS. Результат вычислений генераторов комбинационной логики выдавется либо из CLB непосредственно через соответствующие выходы (F) -> X, (G) -> Y, либо записываются в триггере и поступают на выходы QX и QY.

     IOB в LCA выполняет функции интерфейса между внешними выводами корпуса и внутренними логическими блоками. Связи IOB с входами/выходами CLB определяет разработчик. Для выходного и входного сигнала предусматриваются два пути: прямой и буферизированный (через триггеры).Наличие буферов позволяет принимать входные сигналы на триггер либо по фронту, либо по уровню, а выходные сигналы одновременно выдавать с выходного триггера. Благодаря этому их можно использовать для реализации логических функций, например, в качестве счетчиков или сдвиговых регистров. Кроме того, имеется возможность программировать для выходного сигнала режим инвертирования, режим трех состояний или контролировать длительностьфронта сигнала. Выходную или входную линию можно подключить через пассивный нагрузочный резистор как к +5В, так и к GND или, если контакт не задействован, отключить от резистора для предотвращения ненужного рассеивания мощности. Входной и выходной пороговый уровень может быть выбран как КМОП-уровень, так и ТТЛ-уровень для всей LCA.

     Программируемые межсоединения в матрице логических элементов обеспечивают трассировочные пути для соединения входов и выходов блоков ввода-вывода IOB и логических блоков CLB в заданную логическую схему. Внутренние соединения между блоками представляют собой двух - пятиуровневую сетку металлических проводников. Система проектирования обеспечивает автоматическую или ручную (большей частью для редактирования и оптимизации) трассировку межсоединений. Удовлетворение требований, предъявляемых к различным видам взаимных соединений между блоками, обеспечивают следующие внутренние соединения:

                                     - универсальные;                                            - прямые;                                           - длинные линии.

Универсальное межсоединение - это сетка из горизонтальных и вертикальных металлических отрезков проводников, размещенных между строками и столбцами CLB и IOB. Коммутационные матрицы определенным способом соединяют концы этих отрезков проводников и, таким образом, обеспечивают программируемые соединения между металлическими отрезками проводников, примыкающих к строке и столбцу матрицы. Универсальные соединения восстановливают первоначальные характеристики сигналов в длинных сетях.  Прямое межсоединение обеспечивает самую эффективную связь между смежными логическими блоками ввода-вывода. Сигналы, передаваемые непосредственно из блока в блок, имеют минимальное время распространения и не используют никаких общих источников соединений. Длинные линии обходят коммутационные матрицы и предназначены, главным образом, для разводки сигналов, которые должны передаваться на большие расстояния или иметь минимальный сдвиг по фазе на входах большого числа приемников информации.

Имеется глобальный буфер для тактовых сигналов, с помощью которого достигаются  согласованные по фазе и длительности синхросигналы для использования несколькими или всеми CLB или IOB.

В различных сериях ПЛИС фирмы XILINX так же имеются:

               - внутренний кварцованный тактовый генератор на частоту 1 МГц, который можно использовать для глобального тактирования всех или отдельно выбранных CLB и триггеров IOB. Возможна также организация такого генератора на частоту до 5 - 20 МГц путем подключения внешнего кварцевого резонатора к определенным выводам кристалла.                -внутренний кварцованный тактовый генератор с основной частотой 8 мГц и дополнительными выходами 500,16 Гц, 490 и 15 Гц.

-возможность организовывать шины с тремя состояниями внутри кристалла.               -возможность объединять сигналы по типу "ОК" внутри кристалла и подключать их или шины с третьим состоянием через внутренние пассивные резисторы к +5В.

-кварцованная тактовая матрица с основной частотой 16 мГц и возможностью настраивания выходов на на частоту в 2, 4, 8, 16, 32, 64, 128, 256, 1024, 4096, 16384, 65536 раз меньшую,чем основная.

Технология производства кристаллов

            В настоящее время ведущим разработчиком (по числу запатентованных новых технических решений, усовершенствования технологий, объемам продаж на американском, восточном и западном рынках), производителем и поставщиком ПЛИС является                   - XILINX Incorporated; (зарегистрированная торговая марка, San Jose, California, USA);

         Матрицы Логических Элементов изготовляются в сотрудничестве с фирмой "Сейко - Эпсон" на основе передовой (TLM) технологии изготовления КМОП - структур с 3 - 5 металлическими слоями. Наличие трех или пятм металлических слоев существенно для архитектуры матриц из-за необходимости посылать логические сигналы как в горизонтальном, так и в вертикальном направлениях с минимальной задержкой. Процесс изготовления основывается на технологии, разработанной для статических запоминающих устройств на КМОП-структурах, характеризуемых высоким быстродействием.

   По технологическим и архитектурным признакам микросхемы деляться на следующие типы:                                    - FPGA (Field Programmable Gate Array);                                    - EPLD ((Е)EPROM technology-based complex Programmable Logic Devices);                                    - CPLD (CMOS FastFlash complex Programmable Logic Devices);                                    - MPLD (Mask Programmable Logic Devices);

Конструкция допускает 100%-ую проверяемость в соответствии с требованиями MIL-STD-883, IEEE Standard 1149.1 и каждое устройство всесторонне тестируется в процессе изготовления. Тестирование проходит без какого-либо участия пользователя в определении программ тестов или при генерации тестов-векторов. Сегодняшние ПЛИС изготавливаются практически по всем возможным технологиям. Наиболее перспективными с технологической точки зрения оказались ПЛИС на базе КМОП - технологии, программируемые с помощью плавающих затворов и предусматривающие ультрафиолетовое (УФ) или электрическое стирание (FAST FLASH). Последние можно более оперативно перепрограммировать в составе одной и той же схемы на стадии макетирования опытного варианта системы и репрограммировать для использования в различных схемах.

       В настоящее время технология изготовления ПЛИС обеспечивает:                                     - высокую степень интеграции, по уровню сложности которая измеряется числом эквивалентных вентилей;                                     - высокое быстродействие (время распространения сигнала со входа на выход кристалла не превышает десятков - единиц наносекунд);                                     - минимальные размеры элементов составляют 1,5 - 0,6 мкм;                                     - частоту переключения триггеров  0,9 - 15  nS;                                     - возможность реализации в одном корпусе практически произвольной глубины уровней комбинационных И/ИЛИ последовательностных схем.          ПЛИС представляют собой относительно новое, быстроразвивающееся направление микроэлектроники и в условиях жесткой конкуренции их популярность настолько выросла, что по некоторым прогнозам более 60% приборов с применением специализированных ИМС будут использовать ПЛИС и только 21% вентильные матрицы (БМК).  

Технические характеристики FPGA

Количество эквивалентных пользовательских логических вентилей:                       1000 - 250000;

Количество триггеров (D триггеров):         200 - 22000;

Число входов-выходов (I/O) всего пользовательских: 44 - 456;

Технология изготовления: - 0.5, 0.35, 0,25  mkm CMOS  с двумя - пятью  металлическими  слоями.

Максимальные значения: - напряжение питания относительно земли 0.5 - 7.0 В; - температура хранения информации 65 +/-150  ; - температура перехода в пласт. корпусе +125  ; - температура перехода в керам. корпусе +150  .

Рабочие значения: - напряжение питания относительно земли, В,         Commercial - от 4.75 до 5.25;         Industrial - от  4.5 до 5.5;         Military - от  4.5 до 5.5; - высокий уровень вых. напряжения, В         (Ucc +5v), не менее 3.70; - низкий уровень вых. напряжения, В         (Ucc +5v), не более 0.40;  

- типы используемых корпусов:    DIP 44;    PLCC (под панель, пластин. выводы) 44, 68, 84;    PQFP, VQFP, TQFP, CQFP (пайка, планар. выводы) 100, 160, 208, 240, 304, 340;    PGA, BGA (под панель, штырьевые выводы) 132, 175, 299; 340,456,520     Средства разработки ПЛИС типа FPGA и CPLD

        Система проектирования ХАСТ обеспечивает получение конфигурационных данных, которые должны быть загружены во внутреннюю статическую память (ОЗУ) или FAST FLASH для определения логической операции и взаимных соединений между блоками. Определение необходимых функций логических блоков и их взаимных соединений может производиться путем автоматической трансляции логической диаграммы ввода информации о схеме или традиционно, путем указания библиотечных или пользовательских макросов.

     Использование ПЛИС  значительно повышает  технологичность процесса проектирования  цифровых  устройств  и переводит практически весь этот процесс на ПЭВМ. Любое цифровое  устройство реализуется  на базе  ПЛИС прямо на столе разработчика при  помощи только персональной ЭВМ и программатора.

      Проектирование схем на базе ПЛИС предусматривает: - ввод  описания схемы  на нескольких  языках высокого  уровня (функциональное поведение, графический  ввод схемы в  базисе микросхем средней степени интеграции (СИС); - экспертный выбор модели ПЛИС для реализации описанной схемы; - перевод описания схемы в модель ПЛИС и ее оптимизацию (трансляция, оптимизация, размещение); - функциональное и временное моделирование; - верификацию и редактирование; - загрузку отлаженной модели в ПЛИС с помощью ПЭВМ через LPT порт или программирование ПЗУ (в корпусе DIP8) для FPGA, которая при включении питания сама в себя загружает конфигурационные данные. Чипы CPLD c памятью FAST FLASH после загрузки в них конфигурационных данных, при выключении питания их сохраняет.     Фирма XILINX предоставляет стандартную интегрированную систему проектирования для FPGA серии XC2000, XC3000, XC4000, XC5000, SPARTAN; EPLD серии XC7000 и CPLD серии XC9000. Система проектирования XACT содержит в себе возможность графического ввода схемы с помощью САПР XACT M1, ORCAD, Viewlogic, QuickSim и использованием специальной библиотеки примитивов элементарных логических функций и сложных макросов.     Возможно и текстовое описание схемы с помощью специального ассемблера PLUSASM и VHDL, разработанного фирмой XILINX, стандартного PALASM, разработанного фирмой Advanced Micro Devices, ABEL -HDL, -PLA, разработанного фирмой Data I/O Corporation.     После ввода схемы средствами графического редактора или ее описанию с помощью языка электронных схем, происходит ее проверка на наличие логических ошибок, корректности и совместимости с библиотекой примитивов программами, входящими в стандартный комплект поставки ПО для проектировщика ПЛИС, если в проекте были использованы отличные от стандартных наборы элементов. Затем схема транслируется из описаний дискретной логики в логические функции блоков LCA. С учетом этой трансляции происходит верификация проекта путем логического моделирования с помощью программного обеспечения, которое проверяет логику  работы схемы и выполняет статический временной анализ.     В случае обнаружения ошибок вносятся исправления в графическом редакторе для схемы или в текстовом - для ассемблера, после чего проект еще раз проходит огическое моделирование или сразу транслируется для автоматического размещения логических блоков и трассировки связей между ними.     Трассировка связей и размещение логических блоков проходит с учетом многих факторов, задаваемых пользователем или принимаемых по умолчанию. Учитывется при трассировке даже такой фактор как максимальная и минимальная температура окружающей среды в которой будет использоваться кристалл. После трассировки связей проводится логическое моделирование проекта уже с учетом реальных задержек в цепях и блоках, показывающее динамические характеристики разработанного проекта. Так же возможен более глубокий анализ как отдельных связей, так и проекта в целом на предмет максимальных или минимальных задержек в цепях, эффективности компоновки логических элементов и блоков. Можно отредактировать разведенный проект в специальном графическом редакторе, который позволяет делать ручную трассировку связей и ввод булевых выражений в логические блоки.       После того как проект окончательно готов, производится его загрузка в LCA, EPLD или CPLD или программируется ПЗУ для LCA. На окончательном этапе проводится верификация проекта с загруженной конфигурацией в кристалл и реальной подачей всех необходимых рабочих сигналов на специальном стендовом или ином оборудовании, обеспечивающем полную проверку разработанного и помещенного в кристалл проекта.       Программное обеспечение XACT в стандартной поставке функционирует на ПЭВМ IBM PC AT 486/586. В таблице приведены сравнительные характеристики этапов разработки БМК и ПЛИС.

Таблица Этапы разработки БМК и ПЛИС

Этап	БМК	ПЛИС
Ввод схемы	есть	есть
Моделирование	есть	есть
Размещение элементов	есть	нет
Трассировка связей	есть	есть
Разработка топологии	есть	нет
Изготовление кристалла	есть	нет
Проверка и отбраковка	есть	нет
Функциональное тестирование	есть	есть

 

    Преимущество ПЛИС высокой плотности проистекает от архитектурных новшеств, а не от достижений, связанных со способом реализации, так как практически все фирмы обладают современными технологиями производства ИС, хотя и здесь есть много тонкостей. Поэтому все производители ПЛИС ищут оптимальное сочетание хороших временных характеристик, высокой функциональной плотности и такой стоимости кристаллов, которые наилучшим образом удовлетворяли бы требованиям проектировщиков логических схем.Выше были приведены характеристики ПЛИС, выпускаемых различными фирмами и рассмотрены их возможности.

    Но исходя из опыта работы с ПЛИС, следует заострить внимание на следующих моментах, обычно опускаемых фирмами-производителями. 1. Необходимо быть осторожным при подсчете эквивалентных вентилей. Не все ПЛИС создаются одинаковыми. Два устройства с приблизительно одинаковым числом вентилей будут различаться по функциональной плотности внутри схемы из-за различий в архитектуре. Примером могут служить триггеры, которые ALTERA оценивает в 11 - 13 вентилей, XILINX в 9, ACTEL в 10, а если такой триггер пересчитать в вентили отечественного БМК, получиться 16 - 18. Различны по плотности и элементы ПЛИС, на которых выполняются логические функции. 2. Архитектура И-ИЛИ хорошо сочетается с применением, которое требует конъюнкции большого числа входов, подобно тому, как это имеет место в дешифраторе адреса и некоторых счетчиках. Структура внутренних соединений при этой архитектуре делает логические функции без обратных связей быстрыми и эффективными. Однако необходимость реализации сложных произвольных логических функций приводит к ограничению применения обычных И-ИЛИ устройств из-за большого числа обратных связей. 3. В большинстве своем у ПЛИС выводы жестко связаны с регистрами внутри кристалла. Поэтому каждый регистр либо использует, либо нет вводы- выводы чипа. В LCA все вводы-выводы и регистры разделены программируемыми соединениями. Эту архитектуру XILINX использует изначально во всех своих разработках.   Представление информации для разработки ПЛИС            При разработке проекта используются несколько вариантов взаимодействия с заказчиком:                      - заказчик выдает только техническое задание (или алгоритмы работы устройства)                                 на проектируемое устройство. Разработчик разрабатывает принципиальную                                 схему, проектирует конфигурацию чипа, проводит тестирование;                      - заказчик выдает функциональные схемы устройства;                      - заказчик выдает принципиальные схемы устройства.