экзаменационные вопросы и ответы / 39 Мультивибратор, триггер / 1 Триггера

1 Триггера

Триггеры относятся к классу последовательных схем (автоматов), значение выходных сигналов которого зависят не только от значений входных сигналов, но и от последовательности их изменения. Триггер - элементарный цифровой автомат с двумя устойчивыми состояниями. Одному состоянию присваивается значение 0, другому- 1. Состояние триггера и значение хранимой в нем информации определяется уровнем сигнала на прямом и инверсном Q выходе. Если прямой выход Q имеет потенциал, соответствующий логической 1, то триггер находится в единичном состоянии (потенциал на инверсном выходе Q соответствует логическому 0).

1.1 Классификация триггеров

1. По способу записи информации:

а) асинхронные - изменение состояний происходит при подаче сигнала на информационный вход;

б) синхронные (тактируемые) - имеется дополнительный вход синхронизации: состояние триггера изменяется при подаче сигналов синхронизации в соответствии со значением сигналов на информационных входах.

2. По способу управления информацией:

а) со статическим управлением - переключение триггера вызывается уровнями сигналов, поступающих на информационный вход;

б) с динамическим управлением - переключение триггера вызывается изменением уровней сигналов на информационных входах в) с одноступенчатым управлением - триггеры имеют одну ступень информации;

г) многоступенчатые - несколько.

3.По способу организации логических связей, определяющих особенности функционирования.

Типы входов триггера: R (Reset-сброс) - раздельный вход установки в 0; S (Set-установка) - раздельный вход установки в 1; К (Kill- отключение)- вход раздельной установки универсального триггера в 0; J (Jerk- внезапное включение) - вход раздельной установки универсального триггера в 1; T (toggle- релаксатор) - счетный вход триггера;

D (delay- задержка) - триггер с задержкой входного сигнала; C (clock) - синхронизирующий вход записи информации; V (valve- клапан) - управляющий вход.

1.2 RS триггеры

RS триггер составлен с использованием двух информационных входов: R и S.

1.2.1 Асинхронный RS триггер - элементарный цифровой автомат с двумя входами и двумя устойчивыми состояниями.

Таблица переходов.

Qt	R	S	Qt+1
0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	0 (хранение 0) 1 (установка 1) 0 (установка 0) x (неопределенное состояние) 1 (хранение 1) 1 (подтверждение 1) 0 (установка 0) x (неопределенное состояние)

Характеристическое уравнение:

Q_t+1=Q_t-1R_tVS_t; (1)

R*S=0

Выбрав в качестве элементной базы И - НЕ, преобразуем уравнение (1) с применением теоремы де Моргана:

Схема RS триггера, реализующего данное выражение:

Рисунок 1

Для данного триггера комбинация входных сигналов R_t=0 и S_t=0, является запрещенной, а комбинация R_t=1 и S_t=1 не меняет его предыдущего состояния. На рис. 2 приведено обозначение триггера (б) и временная диаграмма (а).

S

R

Q

Q

а) б)

Рисунок 2

Выбрав в качестве элементной базы базис ИЛИ-НЕ и используя закон отрицания, получим:Q_t+1=R_tV(Q_tVS_t). В данном случае соединение элементов обеспечивает два устойчивых состояния.

Рисунок 3 Рисунок 4

На рис. 4 приведено обозначение RS-триггера, на рис. 5 - временная диаграмма.

S

R

Q

Q

Рисунок 5

1.2.2 Синхронные RS триггеры. На входы логического элемента сигналы не всегда поступают одновременно, так как перед этим могут проходить разное число узлов. Это явление называют состязаниями или гонками, в результате чего могут произойти ложные срабатывания ЛЭ. Для устранения такого явления используется синхросигнал, то есть на элемент кроме информационных сигналов подаются тактирующие, к моменту прихода которых информационные сигналы успевают установиться на входах. На рис. 6 приведено условное обозначение (б) и схема (а).

а) б)

Рисунок 6

Элементы И-НЕ₁ и И-НЕ₂ передают переключающую логическую 1 с информационного входа R или S на соответствующие входы RS триггера с инверсными входами только при наличие на синхронном входе С уровня логической 1.

1.2.3 Двухступенчатый синхронный RS триггер. Строится на базе двух последовательно соединенных одноступенчатых RS триггеров со специальной организацией цепи синхронизации.

Рисунок 7

На рис.8 приведено обозначение двухступенчатого синхронного RS триггера.

Рисунок 8

При с=1 осуществляется прием информации в 1-ый триггер, а при с=0 – передача информации с 1-го во 2-ой и блокируются информационные входы первого триггера. Поэтому схема состояния триггера для внешних схем происходит при переходе сигнала синхронизации из 1 в 0.

1.3 Т- триггер

Имеет только один информационный вход Т, называемый счетным входом и изменяет свое состояние после прихода на счетный вход Т каждого управляющего (счетного) сигнала.

Таблица переходов.

Qt	Tt	Q(t+1)
0 0 1 1	0 1 0 1	0 1 1 0

Характеристическое уравнение:

Q_t+1=T_tQ_tVT_tQ_t; при T_t=0, получаем Q_t+1=Q_t, при T_t=1, получаем Q_t+1=Q_t.

На рис. 9 представлено обозначение T-триггера.

Рисунок 9

Триггер реализует операцию сложения по модулю 2. Сигнал на выходе Q появляется в 2 раза реже, чем на входе Т.

1.3.1 Асинхронный Т- триггер. Он может быть построен на базе двухступенчатого синхронного RS триггера с дополнительными связями. В исходном состоянии (R=S=0) при Т=0 происходит постоянное копирование состояния триггера М триггеров S, так как элемент И-НЕ₉ выдает уровень 1 на входы И-НЕ₅ и И-НЕ₆.

Рисунок 10

Если Т-триггер находится в состоянии 0, то (Q=0) , то на входе R=0 и входе S=0.

При поступлении на вход Т первого счетного сигнала (Т=1) в триггер (М) запишется 1 уровнем логического 0 с выхода логического элемента И-НЕ₁. Состояние триггера (S) при этом не изменится, так как уровень логического 0 с выхода элемента И-НЕ₉ будет блокировать его состояние. После окончания действия второго счетного сигнала на входе Т (Т=0) в триггер (S) запишется 0 уровнем логического 0 с выхода элемента И-НЕ₆. На выходах Т-триггера произойдет изменение потенциалов (Q=0,Q=1), а также на R и S-входах триггера М. Таким образом, каждый счетный сигнал на входе Т переводит триггер М в противоположное состояние.

Временная диаграмма работы Т-триггера приведена на рис.11.

Рисунок 11

1.3.2 Синхронный Т-триггер двухтактный.

Обозначение и временная диаграмма:

а) б)

Рисунок 12

Из временной диаграммы видно, что при наличии на входе Т сигнала высокого уровня каждый синхронизирующий сигнал на входе С будет переключать триггер из единичного состояния в другое (при переходе С из 1 в 0).

1.4 D- триггер

Он имеет один информационный вход и реализует функцию задержки.Q_t+1=D_t;

Таблица переходов:

Qt	Dt	Qt+1
0 0 1 1	0 1 0 1	0 1 0 1

Обозначение D-триггера представлено на рисунке 13,а и б.

а) б)

Рисунок 13

1.4.1 Однотактный синхронный D- триггер задерживает распространение входного сигнала на время паузы между синхросигналами (полпериода). Обозначение и временная диаграмма:

а) б)

Рисунок 14

Этот вид триггера принимает информацию с входа D при с=1, изменение D в это время нежелательно.

1.4.2 Двухтактный D- триггер. Обозначение и временная диаграмма:

а) б)

Рисунок 15

Из временной диаграммы видно, что в D- триггере происходит задержка на один период.

1.5 JK-триггер

Отличается от RS триггеров тем, что при значениях входной информации запрещенной для RS триггеров они инвертируют хранимую в них информацию.

Характеристическое уравнение: Q_t+1=K_tQ_tVJ_tQ_t. Для реализации функции JK-триггеров необходимо на его входы подать информацию, которая была на его выходах. Комбинация J=K=1 опрокидывает триггер.

Таблица переходов:

J	K	Qt+1
0 0 1 1	0 1 0 1	Qt (хранение) 0 (установка 0) 1 (установка 1) Qt (инверсия)

Ниже приведено условное обозначение JK-триггера

Рисунок 16

1.5.1. Универсальный JK-триггер. В ЭВМ широко используются JK-триггеры с групповыми входами J и K и установочными R и S. Каждая группа входов объединена конъюнкцией, что позволяет расширить логические возможности JK-триггеров.

Рисунок 17

Регистры и счетчики являются цифровыми узлами последовательного типа: они строятся на основе триггеров и имеют ту особенность, что их состояние оказывается зависимым не только от сигналов, воздействующих на входы в данный момент времени, но также и от предыдущих состояний. Иными словами регистры и счетчики относятся к цифровым автоматам с памятью. Эти узлы могут быть реализованы на интегральных триггерах, а также в виде микросхемы повышенного уровня интеграции.