Краткие теоретические сведения о зу

Память современных ВС и ЭВМ представляет собой многоуровне­вую систему запоминающих устройств. На верхнем уровне иерархической системы памяти используется устройство оперативной памяти или ОЗУ.

ОЗУ - устройство внутренней памяти ЭВМ, предназначен­ное для хранения программы и данных, непосредственно использу­емых при выполнении операций в АЛУ.

Структурная схема адресного ОЗУ не зависит от физических принципов, применяемых при реализации памяти, и в общем виде представлена на рис. 5.1.

В состав ОЗУ входят:

- адресная функциональная группа, содержащая регистр адре­са (РгА), дешифратор адреса (ДшА), формирователь адресных то­ков (ФтА);

- блок хранения информации или накопитель;

- разрядная функциональная группа, содержащая усилители считывания (Ус.Счит.), регистр данных (РгД), формирователи разрядных токов (ФтР);

- блок местного управления (БМУ).

Разрядная функциональная группа

Рис. 5.1. Структурная схема адресного ОЗУ

Полупроводниковые ОЗУ в зависимости от способа организации накопителя (количества адресных и разрядных линий, соединённых с элементом памяти) разделяются на три основных типа: 2D, 3D, 2,5D.

Для ОЗУ с регенерацией информации (магнитные ОЗУ) добавля­ется схема регенерации.

При выполнении операций "Запись" от процессора на вход БМУ поступают сигнал обращения (СО) и код операции (КОП). СО иниции­рует начало работы ОЗУ. КОП задает соответствующий режим функ­ционирования, в котором БМУ управляющими сигналами (УС) обеспе­чивает выполнение микроопераций:

- прием кода адреса ячейки накопителя в РгА;

- прием кода данных в РгД;

- запись данных в накопитель (по входу DI )

При выполнении операции "Считывание" БМУ обеспечивает режим чтения данных.

Выполняются микрооперации:

- прием кода адреса ячейки накопителя РгА, к которой проис­ходит обращение;

- прием кода данных (выход DO), считанного из накопителя в РгД, и выдача в процессор.

В настоящее время ОЗУ преимущественно строятся на биполяр­ных и МОП интегральных микросхемах памяти. ОЗУ на основе биполярных микросхем обладают высоким быстродействием. ОЗУ на осно­ве МОП схем уступают по быстродействию, но превосходят их по емкости.

Выработка управляющих сигналов, необходимых для синхрониза­ции работы всех элементов ОЗУ, может осуществляться схемами, размещаемыми в микросхемах памяти (распределенное управление), или внешними схемами (централизованное управление). Так высокий уровень интеграции микросхем памяти (МОП-типа) позволяет на од­ном кристалле вместе в накопителем емкостью I Мбит разместить РгА, ДшА, УС, РгД и схему управления.

Полупроводниковые ОЗУ в зависимости от способа организации накопителя (количества адресных и разрядных линий, соединенных с элементом памяти) разделяются на три основных типа: 2D,3D,2,5D.

Озу типа 2d

Организация ОЗУ типа 2D обеспечивает двухкоординатную выборку каждого запоминающего элемента (3Э) ячейки памяти. Ос­нову ОЗУ составляет плоская матрица из ЗЭ, сгруппированных в ячейки памяти (рис.5.2), Матрица содержит адресные и разрядные линии (шины). Адресные линии используются для обращения к ячей­ке памяти, которая хранит информационное слово. Разрядные линии записи и считывания позволяют выделить ЗЭ, хранящий бит инфор­мации.

Структурная схема ОЗУ типа 2D представлена на рис. 5.3. Она включает адресную часть (РгА, ДшА, ФтА), разрядную часть (РгД, ФтР, УС), накопитель и БМУ. Адресная часть служит для при­ема, хранения и дешифрации кода адреса ячейки памяти, к которой производится обращение, а также для формирования адресных им­пульсов тока. Разрядная часть предназначена для приема, записи, считывания и выдачи из ОЗУ хранимых информационных слов. БМУ осуществляет синхронизацию работы узлов ОЗУ в режимах записи и чтения.

Рис. 5.2. Структура матрицы ОЗУ типа 2D для К слов разрядностью n.

Рис. 5.3. Структурная схема ОЗУ типа 2D

Алгоритм функционирования ОЗУ типа 2D

Выполнение операции "Запись";

1. От процессора по шинам управления на БМУ поступают сиг­налы СО и КОП, которыми инициируется работа ОЗУ и задается режим записи информации в накопитель. В БМУ запускается схема синхро­низации, генерирующая управляющие сигналы (Y1,Y2,Y3,Y6) для режима записи. По шинам адреса (ША) и данных (ЩД) поступают коды адреса и информационного слова (данных).

2. Вырабатываемым управляющим сигналом Y1 в первом такте разрешается прием адреса с ША в РгА. Код адреса записывается в РгА и подвергается расшифровке в ДшА. На одном из выходов ДшА появляется управляющий сигнал УС, указывающий адрес ячейки,к которой происходит обращение .

3. Сгенерированный во втором такте сигнал YЗ разрешает запуск ФтА. Сигналом Y3 запускается ФтА для записи. Он формирует на соот­ветствующей адресной линии импульс заданной амплитуды и длитель­ности, открывая тем самым информационное направление для данных, передаваемым по разрядным шинам записи в ЗЭ.

Таким образом осуществляется выбор ячейки памяти.

4. В третьем такте сигнал Y2 открывает информационные входы РгД. Код слова с ШД записывается в РгД.

5. В следующем такте сигнал Y6 разрешает запуск ФтР. Единичными разрядами кода данных (слова), поступающего из РгД, осуществля­ется запуск разрядных формирователей тока записи. Сформирован­ными импульсами заданной длительности и амплитуды осуществляет­ся запись информационного слова в ячейку памяти. Режим записи завершается установкой схем БМУ в исходное по сигналу Y0.

Временная диаграмма работы ОЗУ приведена на рис. 5.4.

Рис5.4. Временная диаграмма работы ОЗУ типа 2D

Выполнение операции "Считывание";

1. При поступлении сигналов СО и КОП в БМУ запускается схе­ма синхронизации, генерирующая последовательность управляющих сигналов YI ; Y4; Y5 ; Y2 ; Y0 для режима чтения.

2. В первом такте по сигналу Y1 код адреса с ША поступает в РгА и расшифровывается схемой ДшА.

3. Во втором такте сигнал Y4 разрешает запуск ФтА. Сигналом Y4, поступающим с выхода ДшА, запускается ФтА. На адресной линии накопителя появляется импульс заданной амплитуды и длитель­ности. Происходит выбор ячейки памяти.

4. В следующем такте сигналом Y5 открываются входы усилителей считывания (УС) и сигна­лом Y2 разрешается запись в РгД.

Информационные слово из выбранной ячейки памяти по разряд­ным линиям считывания поступает на УС, где происходит усиление разрядных импульсов слова. С выхода УС слово поступает в РгД. Так как ФтР в этом режиме закрыт, информационное слово с выхода РгД снимается на ШД и поступает в процессор.

5. Режим чтения завершается установкой схемы БМУ в исходное состояние по Y0. Временная диаграмма представлена на рис. 5.4.

ОЗУ типа 2D являются быстродействующими и достаточно удобными для реализации. Однако они неэкономичны по объему обо­рудования из-за наличия в них сложного дешифратора с 2^K вы­ходами, где К - разрядность адреса. В настоящее время струк­тура типа 2D используется в основном в ЗУ небольшой емкости.

ОЗУ типа 3D

Организация ОЗУ типа 3D обеспечивает трех координатную выборку каждого запоминающего элемента (ЗЭ). Основу запомина­ющего массива составляют плоские матрицы (рис. 5.5).

Каждая мат­рица содержит одноименные ЗЭ. Количество ЗЭ в матрице равно количеству слов в массиве. Считается, что матрица хранит одно­именный разряд всех слов. Матрицы в массиве располагаются друг эа другом в порядке возрастания веса разряда в слове. Их коли­чество эквивалентно количеству разрядов в слове. При такой орга­низации запоминающего массива ячейка памяти имеет пространствен­ную структуру - "пронизывает" плоские матрицы (рис. 5.6).

Р ис 5.5. Матрица элементов i-го разряда ОЗУ типа 3D

Рис 5.6. Структура ОЗУ типа 3D для К слов разрядностью n.

Для адресной выборки ЗЭ используются две координаты X. и Y. В матрице для этого имеются адресные линии, на пересечении ко­торых располагаются ЗЭ. Разрядные линии записи и считывания про­ходят через все одноименные 33 матрицы и обеспечивают соответ­ственно запись или считывание бита информации, выбранного ЭП. Для полупроводниковых ОЗУ характерно объединение разрядных ли­ний в одну линию. Объединение матриц в массив осуществляется последовательным соединением адресных линий всех матриц.

Рис. 5.7. Структура ОЗУ типа 3D

Структура ОЗУ типа 3D и его составные части показаны на рис. 5.7. Алгоритм функционирования аналогичен алгоритму ОЗУ 2D. Отличие лишь в том, что ФтА формируют импульсы по двум адресным линиям X и Y. На пересечении этих линий сформированными то­ками (импульсами) осуществляется выбор ячейки памяти. Код адре­са представлен старшей и младшей частями для координат X и Y.

Диаграмма работы ОЗУ в отличие от диаграммы ОЗУ типа 2D вместо одного адресного импульса имеет два.

Запоминающие устройства типа 3D более экономичны, чем ЗУ типа 2D . Они имеют более простые адресные формирователи, позволяющие строить ОЗУ большего объема, чем структура 2D. Одна­ко полупроводниковые ЗЭ с тремя входами, используемыми при за­писи, не всегда удается реализовать.

Постоянные ЗУ

Постоянные ЗУ (ПЗУ) предназначены для длительного хранения не изменяющейся (постоянной) информации и работают только в ре­жиме "Чтение". Для записи (перезаписи) хранящейся в ПЗУ инфор­мации необходима остановка ЦВМ и внесение изменений в конструк­цию ПЗУ (например, смена платы с микросхемами памяти), либо включение ПЗУ в специальный режим перезаписи на устройствах, называемых программаторами ПЗУ.

Типовые схемы ПЗУ трансформаторного типа и полупроводнико­вого ПЗУ приведены на рис. 5.8 и 5.9 соответственно.

Рис. 5.8. Структура ПЗУ трансформаторного типа

Рис. 5.9. Структура полупроводникового ПЗУ

Принцип работа таких ПЗУ ясен из схемы и отличается от прин­ципа работы ОЗУ отсутствием режима "Запись".

Определение основных параметров ЗУ

Между техническими характеристиками ОЗУ, ПЗУ существует до­статочно четкая взаимосвязь. Например, максимально возможное число ячеек в ЗУ зависит от разрядности адреса, предельная ем­кость ЗУ зависит как от разрядности адреса, так и от разряд­ности хранимых кодов и т.п. Поэтому, чтобы иметь возможность определять эти параметры, надо твердо представлять структуру ЗУ и соотношения между его основными характеристиками.

1. Число ячеек - N (предельно возможное) связано с разрядностью адреса - М соотношением

N=2^M (5.1)

2. Емкость ЗУ (в битах) - Е, определяется как

Е = N*Р , (5.2)

где P - разрядность хранимых кодов.

3. То же, в байтах и килобайтах, соответственно определяет­ся как

E=N*P/8 (5.3)

E=N*P/(8*1024)

Используя выражения всегда можно определить недоста­ющие параметры ЗУ, если известны необходимые исходные.

Например, нужно определить разрядность адреса ЗУ, если известна емкость в байтах и разрядность хранимых слов в битах, т.е. Е= 16 байт, P= 8. Тогда из (5.3) получаем

N=8*Е/P=8*16/8=16бит

Из (5.I), окончательно

М=log2N=log2 16=4