Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
ПЛИС / FPGA Sixth Flash / S29AL032D.pdf
Скачиваний:
62
Добавлен:
18.02.2017
Размер:
2.32 Mб
Скачать

S29AL032D

Figure 18.5 Toggle Bit Timings (During Embedded Algorithms)

tRC

Addresses

VA

VA

VA

VA

 

 

 

 

tACC

 

 

 

 

 

 

 

 

 

 

CE#

 

 

tCE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tCH

 

tOE

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

OE#

 

 

 

 

 

 

 

 

 

 

 

 

 

 

tOEH

 

 

 

tDF

 

 

 

 

 

 

 

WE#

 

 

 

 

 

 

 

 

 

Design

 

 

 

 

 

 

 

tOH

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ6/DQ2

High Z

 

Valid Status

 

Valid Status

 

 

Valid Status

Valid Data

 

 

 

 

 

 

 

 

 

tBUSY

 

 

 

(first read)

 

(second read)

 

(stops toggling)

 

 

 

 

 

 

 

 

 

 

 

 

 

 

RY/BY#

 

 

 

 

 

 

 

 

New

 

 

 

Note

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read cycle, and array data

read cycle.

 

 

 

 

 

 

 

for

 

 

 

 

 

 

 

Figure 18.6

 

 

 

 

 

 

 

 

 

 

DQ2 vs. DQ6 for Erase and Erase Suspend Operations

 

 

 

Enter

 

 

Recommended

 

 

 

 

 

 

 

Embedded

 

Erase

Enter Erase

 

 

Erase

 

 

 

Erasing

 

 

Suspend

Suspe d Program

 

 

Resume

 

 

 

WE#

 

Erase

Erase Susp nd

Erase

Erase Suspend

Erase

Erase

 

 

 

 

 

 

Read

 

Suspend

Read

 

 

Complete

 

 

 

 

 

 

 

 

Program

 

 

 

 

 

 

DQ6

 

 

 

 

 

 

 

 

 

 

 

 

 

DQ2

 

 

 

 

 

 

 

 

 

 

 

Note

 

Not

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

The system may use CE# or OE# to toggle DQ2 and DQ6. DQ2 toggles only when read at an address within an erase-suspended sector.

 

17.5

Temporary Sector Unprotect

 

 

 

 

 

 

Table 18. Temporary Sector Unprotect

Parameter

 

 

All Speed Options

 

 

 

 

 

 

JEDEC

Std.

Description

 

Unit

 

 

 

tVIDR

VID Rise and Fall Time (See Note)

Min

500

ns

 

tRSP

RESET# Setup Time for Temporary Sector

Min

4

µs

 

Unprotect

Note

Not 100% tested.

Figure 18.1 Temporary Sector Unprotect Timing Diagram

Document Number: 002-02003 Rev. *B

Page 53 of 64

S29AL032D

12 V

RESET#

0 or 3 V

Program or Erase Command Sequence

tVIDR

tVIDR

CE#

WE#

RY/BY#

WP#/ACC

tRSP

Figure 18.2 Accelerated Program

VHH

Recommended

for

 

VIL or VIH

 

 

 

tVHH

 

Not

 

 

New

Design

 

Timing Diagram

VIL or VIH

tVHH

Document Number: 002-02003 Rev. *B

Page 54 of 64

Соседние файлы в папке FPGA Sixth Flash