8 семестр / Вспомогательный материал / Метод сканирования

4

7. Метод сканирования

Идея состоит в декомпозиция схемы на комбинационную часть (КЧ) и регистровую логику, в результате чего повышается ее контролепригодность и тестопригодность. Используется при проектировании заказных кристаллов, но может применяться и в любых других конструктивах. В схемах, использующих метод сканирования, каждый D-триггер регистровой логики работает вместе с элементом управляемого разрыва (ЭУР), имеющим 2 входа - рабочий (D₁) и тестовый (D₂) , а также вход управления G (рис."а"). На рис. "б" приведено условное изображение такого усложненного триггера. При G = 0 включается рабочий режим (при этом используется только вход D₁), а при G = 1 - тестовый режим (используется только вход D₂). Каждый триггер Т  двухступенчатый, состоит из двух D-триггеров  ведущего и ведомого. При появлении импульса синхронизации в ведущий триггер записывается состояние переменной на его входе, а после окончания импульса это значение переписывается в ведомый триггер и появляется на выходе Т. Такая организация нужна для устранения состязаний при одновременной записи различающихся данных в разные триг

геры Т.

1. Рабочий режим

В этом режиме (G = 0) триггеры выполняют рабочие функции, входы D₂ при этом не используются. На рисунке ниже x и z  внешние выводы объекта.

2. Тестовый режим

При управляющем сигнале G = 1 все триггеры объединяются в единый сдвиговый регистр (RG). В этом режиме соединения триггеров с комбинационной частью (КЧ) не используются (входы D₁ закрыты), (см следующий рисунок).

Процедура тестирования

1 этап - проверка регистровой логики

1. Устанавливается тестовый режим (G = 1).

2. На вход D₂ сдвигового RG подается тестовая последовательность (например, бегущая 1, затем - бегущий 0). Выходная последовательность RG сравнивается с эталоном (при необходимости ее можно сжать в СА). Выходы КЧ при этом не анализируются.

2 этап - проверка комбинационной логики

1. Устанавливается тестовый режим (G = 1). При этом триггеры отключаются от КЧ. и объединяются в сдвиговый регистр В RG заносится тестовый набор для проверки КЧ (например, очередной вектор ПС-последовательности). На входах x КЧ устанавливается внешний тестовый набор, дополняющий тест со стороны RG .

2. Устанавливается рабочий режим (G = 0), при этом триггеры подключаются к КЧ.

3. Включаются внешние выходы z КЧ и с них считываются реакции на тестовые наборы, установленные на входе объекта (вектор x) и в триггерах

4. Подается один синхроимпульс, и реакции с цепей КЧ считываются в D-тригге­ры, заменяя их содержимое.

5. Устанавливается тестовый режим (G = 1). Подаются синхроимпульсы, и обновленные данные RG (т.е. реакции КЧ) сканируются и сравниваются с эталоном.

Далее шаги 1-5 повторяются с новыми тестовыми наборами.

Метод граничного сканирования BST (Boundary Scan Testing) и JTAG-нтерфейс.

Для тестирования БИС, размещенных на плате в корпус каждого кристалла (но не в сам кристалл) встраиваются дополнительные ячейки  триггеры BSC (Boundary Scan Cells), связанные с каждым выводом БИС. Эти ячейки принимают тестовые сигналы от внешнего проверяющего устройства и реакции со стороны БИС и могут соединяться в единую последовательную цепочку.(сдвиговый регистр). Такая архитектура отличается большой гибкостью и получила название метода граничного сканирования  BST (Boundary Scan Testing), поскольку дополнительные ячейки (BSC) располагаются в корпусе на границе кристаллов. Использование граничного сканирования позволяет проверять отдельные или все БИС, расположенные на плате, и их соединения. Однако для широкого использования BST потребовались организационные меры, направленные на унификацию, определяющие единый набор управляющих сигналов и единая аппаратная организация. Поэтому был разработан международный стандарт IEEE 11.1 (или IEEE 11.1a), получивший название JTAG  интерфейс (Joint Test Action Group). В настоящее время многие производители микросхем выпускают изделия, поддерживающие JTAG  интерфейс. Он используется при контроле и отладке программируемых логических интегральных схем (ПЛИС), процессоров, системных узлов плат и т.д. Интерфейс связывает внешнее тестирующее устройство (например, ПЭВМ) с тестируемым объектом (печатной платой), рис.13.9 . В частности, сигналы JTAG могут передаваться по шине PCI. вычислительных машин

Тестирование выполняется программными средствами ПЭВМ, которая генерирует тесты и анализирует результаты проверки, и встроенным устройством управления JTAG –интерфейса (УУ) .

УУ предназначено для интерпретации поступающих команд и управления процессом граничного сканирования. Оно содержит следующие аппаратные средства:

1) тестовый порт доступа (TAP Test Access Port), соединяющий проверяемое устройство с тестирующим оборудованием,

2) контроллер порта (TAPконтроллер), управляющий процессом сканирования,

3) регистр команд,

3. регистры тестовых данных.

На приведенном рисунке изображена плата с расположенными на ней БИС, которые заключены в корпуса. В этих же корпусах помещены триггерные ячейки BSC  внешние по отношению к кристаллу.

Порт (TAP) имеет четыре контакта, через которые передаются , соответственно, четыре вида интерфейсных сигналов:

1. сигналы синхронизации последовательных данных (TCK  Test Clock);

2. сигналы выбора тестового режима (TMS  Test Mode Select);

3. входные данные в объект и команды в последовательном двоичном коде (TDI  Test Data Input);

4. выходные данные от объекта тестирования (БИС) в тестирующее устройство в последовательном двоичном коде (TDO Test Data Output).

Основой УУ является TAP  контроллер, управляющий поведением BSC ячеек в зависимости от значения поступающего из порта интерфейсного сигнала TMS

.Встроенные в УУ регистры команд и данных – независимо работающие сдвиговые регистры. Регистр данных передает данные на контакты TDI и принимает информацию c контакта TDO.после выполнения команд в JTAG цепочках.

При наличии нескольких БИС на плате они объединяются в последовательную JTAG  цепочку, управляемую общим УУ (см. рисунок).

Стандартом JTAG предусматривается также использование (при необходимости) средств самотестирования БИС, встроенной в кристалл, по командам, инициированным внешним устройством (ПЭВМ и контроллером), поступающим через порт доступа к BSC.

Для реализации метода граничного сканирования предусмотрены несколько режимов и соответствующих команд JTAG-интерфейса.

1) Режим самотестирования СБИС внутренними средствами без ввода внешних данных. Результаты поступают в ячейки BSC. Для этого используется команда RUNBIST

2) Ввод данных TDI через JTAG-цепочку BSC во внутренние ячейки кристалла для выполнения тестирования встроенными средствами БИС и вывод результатов в ячейки TDO. Для инициализации проверки используется команда INTEST. .

3)Режим проверки внешних соединений БИС на плате, минуя внутрисхемную логику (команда EXTEST)

4)Режим проверки штатной работы БИС путем сканирования и наблюдения данных, поступающих из БИС в ячейки BSC в заданные моменты времени (команда SAMPLR / PRELOAD).

В пределах каждого режима используются внутрирежимные команды.