1. Понятие машинного такта, цикла команды и машинного такта

Цикл команды – это время, необходимое микропроцессору для выполнения отдельной команды.

Цикл команды (ЦК) подразделяется на машинные циклы (МЦ) – это более короткие временные отрезки, во время которых микропроцессор выполняет определенные действия.

В цикл команды может входить от трех до пяти машинных циклов, причем М1 является обязательным.

Каждый машинный цикл состоит из ряда машинных тактов (Т), определяющих периоды синхросерии импульсов. В одном машинном цикле может быть от трех до пяти машинных тактов.

Разновидности машинных циклов: М1 … М10:

М1 – извлечение первого байта команды. D7D6D5D4D3D2D1D0 – слово (байт) состояния. Микропроцессор сообщает о выполнении машинного цикла записью, соответствующей ему, байта состояния. Байт состояния записывается либо в регистр, либо в системный контроллер. На основании этого байта состояния в системе формируются требуемые сигналы управления (с использованием некоторых битов этого байта состояния). Например, для М1 байт состояния имеет вид: 10100010.

М2 – чтение из памяти.

М3 – запись в память.

М4 – чтение из стека.

М5 – запись в стек.

М6 – ввод данных из внешнего устройства/памяти.

М7 – вывод данных во внешнее устройство/память.

М8 – обслуживание (подтверждение) прерывания.

М9 – подтверждение останова.

М10 – обслуживание прерывания в режиме останова.

Соотношение между ЦК, МЦ и Т поясняет рис.3.

Цикл команды

МЦi МЦi МЦi МЦi

Рис.3

1.3.2. Извлечение микропроцессором кода команды (данных) из памяти

Схема извлечения микропроцессором кода команды (данных) из памяти приведена на рис. 4.

Рис. 4.

Нагрузочная способность вывода: 1 ТТЛ вход. Это означает, что к указанному выводу можно подключить не более одного входа логического элемента.

Повышают нагрузочную способность буферные регистры или шинные формирователи, которые будут рассмотрены ниже.

Рис. 5

На основании временных диаграмм, представленных на рис. 5 можно описать работу системы следующим образом: на шину адреса микропроцессором выставляется адрес считываемой ячейки памяти, в которой может храниться код команды (данные).

На такте Т1 кроме выдачи адреса происходит формирование сигнала синхронизации по переднему фронту импульса С2. На шину данных поступает слово (байт) состояния о выполняемом машинном цикле.

Сигнал-прием DBIN на данном такте отсутствует (равен логическому «0») и поскольку он управляет работой шинного формирователя, то последний пропускает данные слева направо.

Байт состояния записывается в регистр слова состояния RG_W в начале такта Т2 ( по второму импульсу С1).

На такте Т2 завершается сигнал синхронизации SIN по переднему фронту С2 и формируется сигнал приема данных DBIN. На шине данных появляется информация, соответствующая считываемой из ячейки памяти (код/данные). Это обусловлено тем, что сигнал управления считыванием RDM формируется при срабатывании DD5 (логический элемент «И») на основании входных сигналов DBIN и бита регистра слова состояния (DD4). DD4 отвечает за процесс считывания. На этом же такте проверяется сигнал готовности, сигнал захвата шин и сигнал подтверждения останова (RDY, HLD, HLT). Если сигнал RDY = 1, то захвата шин нет, HLD, HLT = 0, то микропроцессор переходит на такт Т3. Если сигнал RDY не появится к моменту по заднему фронту С2, то микропроцессор переходит в состояние ожидания.

В момент окончания импульса С1 на такте Т3 происходит запись информации с шины данных в буфер микропроцессора (момент времени t'2). По переднему фронту С2 сбрасываются сигналы DBIN и RDM.

Такты Т4 и Т5 используются для дешифрации кода команды, определения количества байтов в команде, формирования сигналов на внутренней пересылке, и микропроцессор готовится к выполнению следующего машинного цикла.