Altera / Lab_AT / Metod / Приложение 8

Приложение 8. Описание на AHDL делителя тактовой частоты 4 МГц до 1 Гц

TITLE "4 MHz System Clock Divider";

CONSTANT

SecondTime=2000000-1; -- делитель

SUBDESIGN f_divider

(

clk_in, reset: INPUT;

clk_out: OUTPUT;

)

VARIABLE

data[20..0]:dff;

out_trigger:dff;

BEGIN

DEFAULTS

data[].d=0;

out_trigger.d=gnd;

END DEFAULTS;

data[].CLRN=reset;

data[].PRN=!(data[].q==SecondTime);

data[].d=data[].q+1;

data[].clk=clk_in;

out_trigger.CLRN=reset;

out_trigger.PRN=vcc;

out_trigger.d=!out_trigger.q;

out_trigger.clk=(data[].q==H"1fffff") and !clk_in;

clk_out=out_trigger.q;

END;