
- •3. Создание принципиальной схемы
- •3.1. Выбор цифрового интерфейса
- •3.2 Микроконтроллер amd186 cc
- •3.2.1 Характеристики
- •3.2.2 Общее архитектурное представление.
- •3. Universal Serial Bus
- •3.2.3 Работа с hdlc.
- •3.2.4 Системные периферийные устройства.
- •1. Контроллер прерываний.
- •2. Универсальные каналы dma.
- •3. Программируемые I/o сигналы.
- •4. Программируемые таймеры.
- •5. Аппаратный Watchdog Timer.
- •3.2.5. Памятно-периферийные интерфейсы (Memory and Peripheral Interface).
- •1. Шинный интерфейс.
- •2. Dynamic Random Access Memory.
- •3. Chip Selects.
- •3.2.6. Применение Am186cc.
- •3.3 Документация для программиста контроллера
- •3.3.1. Введение в hdlc.
- •3.3.2 Этапы конфигурирования hdlc-каналов
- •3.3.3. Коммуникационные интерфейсы
- •1. SmartDma Interface
- •2. Programmed I/o Interface
- •3.3.4. Обеспечение основных функций hdlc.
- •3.3.5 Передатчик hdlc
- •3.3.6 Приемник hdlc.
- •3.3.7 Hdlc и SmartDma.
- •3.3.8 Прерывания.
- •3.3.9 Информация для сравнения с другими устройствами
- •3.3.10 Инициализация
- •3.4. Плис
- •3.4.1. Выбор элементной базы
- •3.4.2. Микросхемы плис 10к30.
- •3.4.3. Конфигурация и функционирование плис
- •Задание режима конфигурирования
- •3.5. Выбор микросхем flash.
- •Чтение.
- •3.6 Выбор микросхем озу
- •3.7 Описание интерфейса q2.
- •Требования к q-стыку
- •Типы кадров
- •Взаимодействие
- •Режим нормального ответа
- •Установление звена данных
- •Разъединение звена данных
- •Процедура в режиме разъединения
- •Обмен кадрами I
- •Подтверждения
- •Тестирование
- •3.7.5 Информирование об особых условиях и восстановление Действия при занятости станции
- •Ошибка в последовательности Ns
- •Восстановление по тайм-ауту
- •Неприем кадра
- •3.7.6 Другие параметры уровня звена передачи данных.
3.3.2 Этапы конфигурирования hdlc-каналов
Перед использованием HDLC-каналов требуется предварительная конфигурация мультиплексированных выводов. Для использования HDLC-канала D, необходима установка бита ITF4 в регистре SYSCON.
Конфигурирование контроллера происходит с помощью регистров HxCON, HxTCON0, HxTCON1 и HxRCON1. После этого происходит подключение нужных прерываний установкой надлежащих битов соотретствующих регистров.
Этапы конфигурирования HDLC-каналов:
1. Конфигурирование временных фреймов - Time Slot Assigners (TSAs).
2. Конфигурирование режимов работы HDLC-каналов:
Конфигурирование NRZI-кодирования, прозрачного режима, местных и удаленных закольцовываний и типа CRC программированием HxCON-регистра.
Для передачи: конфигурирование флага ожидания (между кадрами), порядока следования битов, полярность синхрочастоты (фронт-срез), задержки передачи программированием регистра HxTCON1.
3. Установка необходимых допущений при передаче (регистр HxTXON0) и при приеме (регистр HxRCON0) для каждого HDLC-канала.
4. Сброс для очистки FIFOs и всех битов статуса R/0 кроме статуса прерываний.
5. Очистка битов статуса прерываний установкой 0 в регистр INTSTS.
3.3.3. Коммуникационные интерфейсы
Каналы HDLC работают в одном из двух технический режимах: SmartDMA-режим или programmed I/O. SmartDMA обеспечивает автоматическое перемещение данных в передающий FIFO и из приемного FIFO. Programmed I/O предназначен для низкоскоростной передачи данных, когда у процессора есть возможность побайтной обработки данных.
1. SmartDma Interface
SmartDMA интерфейс конфигурируется следующими регистрами: HxSTATE, HxISTAT0, HxISTAT1, HxRFS1, HxRFS2, HxRFS3, HxASBMSB, HxASBLSB. SmartDMA-интерфейс автоматически копирует все данные из буферов во внешнюю память.
2. Programmed I/o Interface
Передача с использованием интерфейса Programmed I/O
Для передачи кадра используя programmed I/O, сперва надо сконфигурировать контрольные регистры,затем подключить передатчик. После этого или использовать разрешающее передачу прерывание для определения моментов, когда возможна передача или пользоваться разрешающим битом в статусном регистре.
После записи последнего байта кадра в передающий FIFO в контрольном регистре устанавливается бит “последнего байта”. После этого HDLC-контроллер добаляетCRC(если разрешено) и закрывающий флаг. Когда последний байт кадра передан, передатчик генерирует маскируемое прерывание и устанавливает бит статуса.
Регистр прерываний показывает были ли искажения переданных данных или прерывалась ли передача кадра. Если это так, то контроллер очищает FIFO и останавливает передатчик до тех пор, пока соответствующий бит статусного регистра не будет очищен.
Приемный интерфейс Programmed I/O
Для приема кадра используя этот интерфейс сначала требуется сконфигурировать контрольные регистры. После этого можно пользоваться или статусными битами или использовать прерывания для определения того что данные находятся в приемном FIFO. Эти данные могут быть считаны из приемногоFIFO. Другой бит регистра статуса указывает на конец кадра и возможность его считывания из приемногоFIFO. Также вырабатывается маскируемое прерывание. Статусный блок состоит из трех байт: первые два - , третий байт – байт генерального статуса.
Когда выполняется чтение 16-битного слова изFIFO, младший байт содержит данные, а старший указывает что содержится в младшем – данные или какой-либо байт статуса. Старший байт также показывает имеется ли превышение программно заданного порога количества данных и были ли какие-либо прерывания во время передачи.
Получаемый блок статуса содержит следуюшую информацию:
было ли переполнение приемного FIFO
было ли получено не целое число байт
контрольные биты показывают ошибку в принятых данных
адресная информация
слишком длинный (короткий) кадр
приемник был в нерабочем состоянии во время приема хотя бы одного бита
закончился ли фрейм комбинацией сброса (0 после 7…14 единиц подряд)
После приема кадра контроллер перед приемом следующего кадра должен считать информацию статуса из приемного FIFO.