
- •3. Создание принципиальной схемы
- •3.1. Выбор цифрового интерфейса
- •3.2 Микроконтроллер amd186 cc
- •3.2.1 Характеристики
- •3.2.2 Общее архитектурное представление.
- •3. Universal Serial Bus
- •3.2.3 Работа с hdlc.
- •3.2.4 Системные периферийные устройства.
- •1. Контроллер прерываний.
- •2. Универсальные каналы dma.
- •3. Программируемые I/o сигналы.
- •4. Программируемые таймеры.
- •5. Аппаратный Watchdog Timer.
- •3.2.5. Памятно-периферийные интерфейсы (Memory and Peripheral Interface).
- •1. Шинный интерфейс.
- •2. Dynamic Random Access Memory.
- •3. Chip Selects.
- •3.2.6. Применение Am186cc.
- •3.3 Документация для программиста контроллера
- •3.3.1. Введение в hdlc.
- •3.3.2 Этапы конфигурирования hdlc-каналов
- •3.3.3. Коммуникационные интерфейсы
- •1. SmartDma Interface
- •2. Programmed I/o Interface
- •3.3.4. Обеспечение основных функций hdlc.
- •3.3.5 Передатчик hdlc
- •3.3.6 Приемник hdlc.
- •3.3.7 Hdlc и SmartDma.
- •3.3.8 Прерывания.
- •3.3.9 Информация для сравнения с другими устройствами
- •3.3.10 Инициализация
- •3.4. Плис
- •3.4.1. Выбор элементной базы
- •3.4.2. Микросхемы плис 10к30.
- •3.4.3. Конфигурация и функционирование плис
- •Задание режима конфигурирования
- •3.5. Выбор микросхем flash.
- •Чтение.
- •3.6 Выбор микросхем озу
- •3.7 Описание интерфейса q2.
- •Требования к q-стыку
- •Типы кадров
- •Взаимодействие
- •Режим нормального ответа
- •Установление звена данных
- •Разъединение звена данных
- •Процедура в режиме разъединения
- •Обмен кадрами I
- •Подтверждения
- •Тестирование
- •3.7.5 Информирование об особых условиях и восстановление Действия при занятости станции
- •Ошибка в последовательности Ns
- •Восстановление по тайм-ауту
- •Неприем кадра
- •3.7.6 Другие параметры уровня звена передачи данных.
3.7.6 Другие параметры уровня звена передачи данных.
Размер окна.
Размер окна для неподтвержденных кадров может быть от 1 до 7. По умолчанию равен 1. Возможно потребуется устанавливать во время установления соединения или при конфигурации сети.
Время ожидания перед повторением.
В случае отсутствия ответа от ведомой станции предусмотрен цикл ожидания 0.065с перед повторной передачей.
Количество повторений.
Количество повторений до фиксации отсутствия ответа равно 5.
Время ответа.
Ведомая станция должна выставить открывающий флаг своего ответа не позднее 5 ms после закрывающего флага ведущей станции.
3.8 Реализация интерфейса Q2 в ПЛИС
В схеме интерфейса Q2 может использоваться любой HDLC контроллер или приемопередатчик, реализованный в ПЛИС, и два RS485 драйвера MAX487. В ПЛИС реализована схема ФАПЧ для синхронизации вторичных станций. К прямой линии подключен передатчик ведущего (первичная станция) и приемники всех ведомых блоков (вторичные станции). Из передаваемой информации приемники извлекают сигнал синхронизации, поэтому передатчик ведущего постоянно передает последовательность флагов (если передавать нечего). К обратной линии подключен приемник ведомого и все передатчики ведущих. В исходном состоянии выходы этих передатчиков находятся в высокоимпедансном состоянии а в линии поддерживается уровень логической единицы.
Иными словами, имеется ряд устройств, последовательно соединенных с четырехпроводной линией связи путем Т-коннекторов. На конце пары проводов стоит резистор на 120 Ом для устранения искажения сигнала вследствие отражения. Из всех устройств только одно является мастером, остальные слэйвы, или подчиненные устройства. Устройство-мастер передает по первой паре проводов пакеты в формате NRZ. По адресам, содержащимся в пакетах (кадрах), подчиненные устройства, которые осуществляют постоянный прием и анализ сигналов, поступающих с вышеупомянутой пары проводов, определяют, не им лм адресован данный пакет. Если поступил пакет инструкций, требующий ответа, то подчиненное устройство использует для передачи вторую пару проводов.
Возникает вопрос о синхронизации приема – передачи. Для этого применен следующий метод: из передаваемой информации приемники извлекают сигнал синхронизации, подстраиваясь под перепады логических уровней входного сигнала, поэтому передатчик мастера при отсутствии информации, которую нужно передавать, транслирует в линию последовательность флагов. Именно для синхронизации по перепадам входного сигнала и был разработан ФАПЧ (фазовая автоматическая подстройка частоты). Назаначение его таково – имея внутри себя устоявшуюся частоту, подстраивать ее фазу под фазу входного сигнала и удерживать ее.
Схема цифровой ФАПЧ представляет собой генератор на 64кГц. Положительные перепады подстраиваются к перепадам (положительным и отрицательным) входного сигнала. Для того, чтобы из входного сигнала можно было извлекать синхронизацию применено кодирование NRZI. ФАПЧ состоит из детектора фронтов входного сигнала, корректора фазы, схемы коррекции задержки тактирования, вычисления ошибки по фазе и схемы вычисления величины коррекции по фазе, которая представляет собой цифровой интегратор ошибки по фазе. Корректор фазы представляет собой сумматор текущей фазы внутреннего генератора берется с выходов счетчика битов) и вычисленной ошибки по фазе.
Для реализации ФАПЧ в ПЛИС была написана программа на языке Max 9.3+ (язык программирования ПЛИС фирмыAltera). Текст прораммы приведен в приложении 1. Принципиальная схема разработанного устройства приведена на прилагаемом чертеже. На рис. 3.8 и 3.9 представлены скриншоты с экрана компьютера, иллюстрирующие работоспособность разработанного устройства.
Рис 3.8 Анализ временных диаграмм.
Слева расположен столбец, в котором указаны входы и выходы устройства, справа приведены соответствующие временные диаграммы. Вход g2mявляется входом глобальной синхрочастоты устройства (2,048 МГц), на входinp подается сигнал с передатчика-мастера (Частота дискретизации 8 кГц). Сигнал strobOUTпредставляет собой выход детектора фронта входного сигнала. При обнаружении фронта на нем появляется импульс, протяженностью в один период глобальной синхрочастоты. На его основе формируется сигналf0, который является синхрочастотой следования восьмибитовых слов. На основе разности фаз между входным сигналом и внутренней частотой вырабатывается сигналcorrection. Метод его получения таков: каждый временной отрезок, соответствующий длине одного бита, делится на 32 равных части и засекается, на сколько таких“тактов” имеется отставание от входного сигнала, а затем происходит коррекция фазы на соответствующее количество “тактов”. Как видно из рисунка, на момент срабатывания схемы расхождение составляет 32 - 30 = 2 такта. После срабатывания, сопоставления сигналов и их обработки ФАПЧ “надставил” два такта, тем самым произведя коррекцию. Как видно из приведенной временной диаграммы, погрешность (задержка срабатывания) составляет около 6 наносекунд, что при скорости передачи интерфейса в 64 кБ/с ничтожно мало.
На рис. 3.9 показан аналогичный пример, также иллюстрирующий работу схемы. Даже не прибегая к возможностям программы, чтобы измерить отдельные участки временных диаграмм, на глаз видно, что произошло смещение фазы частоты меандра на выходе out, то есть произошла коррекция. Именно опираясь на эту частоту и происходит прием сигналов передатчика-мастера.
Рис 3.9 Анализ временных диаграмм.
Приблизительно на 535 микросекунде произошла коррекция на 5 тактов глобальной синхрочастоты.