5.4.4. Функциональное описание линейного интерфейса

Это универсальный интегральный приемопередатчик для стыков Е1, Т1, обладающие полным набором функций, и предназначенные для применения в аппаратуре группового каналообразования. LXT350 обеспечивает дуплексную передачу данных по двум выделенным физическим линиям.

LXT350 обеспечивает выполнение следующих функций :

• прием/передачу данных из линии/в линию ;

• фильтрацию принимаемых данных от шумов и перекрестных помех ;

• полное восстановление формы импульса сигнала, подавленного на 18 дБ;

• восстановление тактовой частоты из принимаемого сигнала ;

• подавление джиттера (фазового дрожания) на частотах > 3 Гц ;

• кодирование данных в кодах HDB3/B8ZS ;

• ввод/вывод данных в биполярном и униполярном виде ;

• сигнализация потери входного сигнала ;

• сигнализация приема аварийного сообщения ;

• образование шлейфов 4 видов ;

• автономное тестирование при помощи встроенного генератора псевдослучайной последовательности;

• прием данных с импульсами 5 различных форм ;

Формат данных , обрабатываемых данной схемой соответствует ANSI TI.403 и TI.408; ITU G.703, G.736,G.775, G823; ETSI 300-166 и 300-233.

LXT350 может быть использован в асинхронных мультиплексорах стыков Е1, Т1, схемах образования шлейфов, мобильных системах, SDH/SONET мультиплексорах, кросс-мультиплексорах.

LXT350 имеет возможность как аппаратного, так и программного управления по последовательному порту. Это создает большие удобства при проектировании аппаратуры и дает возможность гибкого конфигурирования системы.

Функциональная схема трансивера приведена на рис 5.4.4.1

Трансивер содержит следующие блоки : 4 регистра управления, регистр состояния, регистр изменения состояния, регистр сброса/маскирования генератор псевдослучайной последовательности, кодер, декодер, схема управления синхронизацией передачи, выходные делитель, фильтр и буферы, схемы образования ближнего, дальнего и аналогового шлейфов, входной фильтр, генератор тактовой частоты, схема восстановления тактовой частоты из принимаемого сигнала, схема подавления джиттера, LOS и AIS детекторы и детектор контрольной последовательности Описание регистров приведено в табл.5.11 - 5.17. Запись управляющих слов в регистры производится по линии SDI последовательного порта, по синхросигналу, подаваемому на вход SCLK ,а чтение известительной информации из

регистров - по линии SDO. Формат данных, передаваемых по линии SDI, приведен на Рис 5.5.

Рис 5.5. Формат данных, передаваемых по линии SDI

Данные принимаются из линии на входы RTIP, RRING, передается в линиию с выходов TTIP, TRING. Поток данных с формирователя первичного цифрового группового сигнала принимается на входы TPOS, TNEG, а передается - с выходов RPOS, RNEG. Сигнал синхронизации подается на входы TCLK, SCLK, MCLK.

Регистр управления #1 Табл 5.11.

Бит	Обозначение	Описание
0	ЕС1	Установка режима работы эквалайзера
1	ЕС2	Установка режима работы эквалайзера
2	ЕС3	Установка режима работы эквалайзера
3	-	зарезервирован, устанавливается в “1”
4	UNIENB	Установка униполярного режима ввода/вывода
5	ENCENB	Установка режима B8ZS/HDB3 кодирования/декодирования
6	JASEL0	Установка режима работы аттенюатора джиттера
7	JASEL1	Установка режима работы аттенюатора джиттера

Регистр управления #2 Табл. 5.12.

Бит	Обозначение	Описание
0	ERLOOP	Установка режима дальнего шлейфа
1	ELLOOP	Установка режима ближнего шлейфа
2	ЕALOOP	Установка режима аналогового шлейфа
3	-	зарезервирован, устанавливается в “0”
4	ETAOS	Установка режима передачи сигнала все”1”
5	EPAT0	Установка режима передачи внутренней контрольной
6	EPAT1	последовательности
7	RESET	Установка режима работы аттенюатора джиттера

Регистр управления #3 Табл. 5.13.

Бит	Обозначение	Описание
0	ESJAM	Запрет джамминга(1/8 битового выравнивания)
1	ESCEN	Центрирует ES pointer для 16 или 32
2	ES64	Увеличение длины ES от32 до 64
3	-	зарезервирован, устанавливается в “0”
4	-	зарезервирован, устанавливается в “0”
5	SBIST	Установка режима внутреннего тестирования
6	PLCKE	устанавливается в “0”
7	JA6HZ	Установка нижней границы частоты аттенюатора джиттера

Регистр управления #4 Табл. 5.14.

Бит	Обозначение	Описание
0	CODEV	Разрешение детектирования нарушений кода HDB3 на выводе BPV вместе с бип. Нарушениями и ZEROV
1	ZEROV	Разрешение детектирования последовательности зи 4 ‘0’ (нарушений кода HDB3) на выводе BPV вместе с бип. нарушениями и ZEROVs
2	LOS2048	Установка длины последовательности “0” 2048 для установки сигнала LOS
3	COL32CM	Установка длины последовательности “1” 32 для сброса сигнала LOS
4	-	зарезервирован, устанавливается в “0”
5	-	зарезервирован, устанавливается в “0”
6	-	зарезервирован, устанавливается в “0”
7	-	зарезервирован, устанавливается в “0”

Регистр состояния Табл. 5.15.

Бит	Обозначение	Описание
0	LOS	Потеря входного сигнала
1	-	зарезервирован, игнорируется
2	AIS	Принят сигнал аварии (3 и более “0” в потоке 2048)
3	QRSS	Установка режима передачи пседослучайной последовательности
4	-	зарезервирован, игнорируется
5	DFMO	Открытое состояние линии
6	BIST	Режим встроенного тестирования
7	-	зарезервирован, игнорируется

Регистр отображения изменения состояния Табл. 5.16.

Бит	Обозначение	Описание
0	TLOS	Бит LOS изменился с момента последнего прерывания
1	-	зарезервирован, игнорируется
2	TAIS	Бит AIS изменился с момента последнего прерывания
3	TQRSS	Принята/потеряна QRSS-синхропоследовательность
4	-	зарезервирован, игнорируется
5	TDFMO	Бит DFMO изменился с момента последнего прерывания
6	ESOVR	Переполнение ES9 (сбрасывается при чтении)
7	ESUNF	Обнуление ES (сбрасывается при чтении)

Регистр сброса/масок Табл. 5.17.

Бит	Обозначение	Описание
0	CLOS	Сброс/маскирование LOS-прерывание
1	-	зарезервирован, игнорируется
2	CAIS	Сброс/маскирование AIS-прерывание
3	CQRSS	Сброс/маскирование QRSS-прерывание
4	-	зарезервирован, игнорируется
5	CDFMO	Сброс/маскирование DFMO-прерывание
6	CESO	Сброс/маскирование ESOVR-прерывание
7	CESU	Сброс/маскирование ESUNF-прерывание

Установка режима работы эквалайзера Табл. 5.18.

EC3	EC2	EC1	Стык	Форма импульса	Тип кабеля	Код
0	0	0	Е1	ITU RecG.703	75 Сoax/120 TP	HDB3
0	1	1	Т1	0-133 ft/0.6 db	100 TP	B8ZS
1	0	0	Т1	133-266 ft /1.2 db	100 TP	B8ZS
1	0	1	Т1	266-399 ft / 1.8 db	100 TP	B8ZS
1	1	0	Т1	399-533 ft / 2.4 db	100 TP	B8ZS
1	1	1	Т1	533-655 ft / 3.0 db	100 TP	B8ZS

Описание функционирования.

Схема работает в Host режиме, когда пин MODE установлен в 1. Регистры доступны через 16 битовое слово (два байта): 8 битовое слово Команды/Адреса (бит R/W и А1 - А7) и последовательность из 8 бит данных (D0 - D7).

Host режим обеспечивает защелку выхода прерывания (/INT). Изменения в статусе какого нибудь из битов Performance Status Register переводят /INT в состояние "0": LOS, AIS, QRSS, DFMO. Прерывание также имеет место, когда эластичная память переполнена или исчерпана. Прерывание очищается, как только снимаются условия прерывания и когда Host процессор запишет 1 в соответствующий прерыванию бит в регистре прерывания. "1" , записанная в соответствующий бит маскирует данное прерывание.

Host режим также допускает управление синхронизацией принимаемых данных через пин CLKE. Если CLKE = "0", то данные на пинах RPOS, RNEG выставляются по переднему фронту RCLK, а на пине SDO - по заднему фронту SCLK. Если CLKE = "1", то наоборот.

6. Структурная схема ПЛИС

Структурная схема ПЛИС представлена на Рис. 5.6.

Схема работает следующим образом.

По шине CTRLO в нулевом канальном интервале (КИ) передается адрес платы, в первом - сигнал записи/чтения и адрес чипа, во втором - - адрес регистра, в третьем - данные.

При инициализации оборудования производится запись во внутренние регистры ПЛИС, циклового формирователя и линейного интерфейса каждого канала. Блок чтения адреса платы и чипа производит чтение нулевого КИ. В случае совпадения принятого адреса с адресом платы происходит чтение адреса кристалла в регистр адреса чипа, его дешифрация и формирование сигналов «выбор кристалла». Если данные предназначены для записи во внутренние регистры ПЛИС, то сигнал разрешения записи подается на тот внутренний регистр, адрес которого придет по шине CTRLO во втором КИ. ПЛИС содержит три внутренних регистра, в которые данные записываются с шины CTRLO в третьем КИ : регистр адреса чипа, регистр адреса регистров состояния и управления.

В режиме нормальной работы передаваемые национальные биты записываются в регистры передаваемых национальных битов с шины CTRLO в 28, 29, 30, 31 КИ. Плата ОД-111, установленная на 1 месте, читает национальные биты для 1 канала - в 28 КИ, для 2 канала - в 29 КИ. Плата ОД-111, установленная на 2 месте, читает национальные биты для 1 канала - в 30 КИ, для 2 канала - в 31 КИ. В следующем цикле мультиплексор вывода производит вывод кода «смена страницы» в 8 КИ для первого канала и в 9 КИ для второго канала. Далее в 9 и 11 КИ выставляется адрес первой страницы для 1 и 2 каналов соответственно. национальных битов на шину SDO. Затем в 16 и 18 КИ для 1 и 2 каналов соответственно, передается адрес регистра для записи национальных битов и в 17, 19 КИ передаются национальные биты. После этого происходит восстановление адреса страницы : в 24 и 26 КИ передается код «смена страницы», а в 25 и 27 КИ - адреса страниц из регистров «адрес страницы» для 1 и 2 каналов соответственно. Таким образом национальные биты передаются в цикловый формирователь.

Принимаемые национальные биты читаются блоком приема национальных битов с шины данных BDR в нулевом КИ каждого нечетного цикла и записываются

в «регистры принимаемых национальных битов», а затем передаются в на шину CTRLI. Плата ОД-111, установленная на 1 месте, передает национальные биты

для 1 канала - в 28 КИ, для 2 канала - в 29 КИ. Плата ОД-111, установленная на 2 месте, передает национальные биты для 1 канала - в 30 КИ, для 2 канала - в 31 КИ. Формат данных, передаваемых по шине CTRLI, представлен на рис1111.

При возникновении аварийных ситуаций схемы циклового формирователя и линейного интерфейса выставляют соответствующие сигналы на шину аварийных сообщений, которые передаются на шину CTRLO в 7 бите 1 КИ для платы ОД-111, установленной на 1 месте, 2 КИ - для платы ОД-111, установленной на 2 месте.

При чтении платой ЦП данных с внутренних регистров или регистров других кристаллов блок чтения данных с внутренних регистров и чипов передает данные на шину CTRLI в 1 и 2 КИ для 1 и 2 плат соответственно.

В процессе всей работы счетчик и блок формирования сигналов разрешения обеспечивают все элементы ПЛИС импульсными последовательностями, необходимыми для функционирования.

6. Функциональная схема ПЛИС

Функциональная схема ПЛИС приведена в приложении 6.

ПЛИС включает следующие блоки : блок приема национальных битов, блок передачи национальных битов, блок чтения данных с внутренних регистров и чипов, блок вывода восстановленной тактовой частоты, мультиплексор вывода, счетчик, блок формирования сигналов разрешения, блок чтения адреса платы и чипа, дешифратор адреса чипа. ПЛИС содержит 4 адресуемых регистра : регистр кода платы, регистр состояния и команд, два регистра адреса страниц и аварии. В регистре кода платы содержится восьмиразрядный код платы. Регистр команд выполнен составным, на отдельных триггерах. В нем используются 3 разряда для установки одно/двухканального режима работы и управления выводом восстановленной из входного сигнала тактовой частоты. Пятиразрядные регистры адреса страниц и аварии предназначены для хранения 4 - разрядного адреса страницы и 1 бита аварии для каждого из каналов. Содержание регистров изображено на Рис. 5.6.

Рис. 5.6. Содержание регистров ПЛИС

Блок приема национальных битов состоит из двух схем приема национальных битов - 1 и 2 каналов. Каждая схема включает регистр чтения национальных битов dff_rg_nbr1(2), мультиплексор чтения национальных битов mlt_nbr_1(2) и мультиплексор выбора КИ mlt_sel_nb1(2). Общим для обеих схем является регистр подтверждения верности национальных битов, который определяет, действительны ли передаваемые на шину CTRLI национальные биты. Рассмотрим работу схемы 1 канала 1 платы . В регистр dff_rg_nbr1 в 0 КИ

с шины BDR производится чтение битов А5...А0. С регистра данные подаются на старшие разряды информационных входов мультиплексора mlt_sel_nb1, на младший разряд подается сигнал подтверждения верности национальных битов. На селекторные входы mlt_sel_nb1 подаются сигналы с младших разрядов счетчика битов. Таким образом, на выходе мультиплексора в каждом КИ формируется последовательность из 8 бит. Формат этой последовательности приведен на Рис. 5.7.

Рис. 5.7. Структура байта национальных битов

Блок чтения данных с регистров и чипов содержит мультиплексор чтения кода платы mlt_codboard, мультиплексор чтения регистра команд mlt_ctrl_out, мультиплексор, объединяющий сигналы с внутренних регистров mlt_sum_includ и мультиплексор, объединяющий сигналы данных с чипов и внутренних регистров mlt_sum_4ki. Вывод информации организован также, как и в блоке приема национальных битов. На выходе мультиплексора mlt_codboard формируется в последовательном виде адрес платы, на выходе мультиплексора mlt_ctrl_out - содержимое регистра команд. Мультиплексор mlt_sum_includ осуществляет выбор одного из четырех регистров для вывода данных mlt_codboard, mlt_ctrl_out, mlt_ap1, mlt_ap2. Адрес задается регистром адреса управления и состояния. Мультиплексор mlt_sum_4ki выполняет селекцию вывода данных внутренних регистров и данных с чипов, передаваемых по линии SDO. Адрес задается сигналом выбора внутренних регистров ПЛИС. Далее сигнал с выхода этого мультиплексора логически перемножается с сигналом разрешения node_ki_4, определяющим 3 КИ цикла. Таким образом, в 3 КИ цикла на шину CTRLI, в последовательном виде передается код платы, либо содержимое регистра команд, либо адрес страницы, либо содержимое внутренних регистров циклового формирователя и линейного интерфейса.

Блок вывода восстановленной тактовой частоты предназначен для мультиплексирования линии передачи тактовой частоты, синхронизирующей генератор ЦП. Блок состоит из мультиплексора вывода тактовой mlt_flf2, триггера выбора тактовой dff_tr_flf2, триггера разрешения вывода тактовой dff_tr_f2out и логических элементов, формирующих сигналы разрешения. Триггеры dff_tr_flf2 и dff_tr_f2out являются частью составного регистра команд, читают информацию с шины CTRLO и разрешают вывод одной из восстановленных тактовых частот, которые подаются на вход мультиплексора mlt_flf2.

Блок вывода аварийных сигналов служит для передачи по шине CTRLI аварийных сообщений, поступающих от циклового формирователя и линейного интерфейса. Состоит из мультиплексора вывода аварийных сообщений mlt_alarm_out и мультиплексора выбора КИ mlt_sel_ki. Блок работает аналогично вышерассмотренным. На младшие 4 разряда информационных входов мультиплексора mlt_alarm_out подаются сигналы аварий, остальные заземлены. Селекторные входы управляются выходами счетчика бит. На выходе формируется последовательный байт аварийных сообщений. Мультиплексор выбора КИ mlt_sel_ki нужен для того, чтобы выдать данные на шину управления в КИ, соответствующем местоположению платы в каркасе. На входе D2 формируется разрешающий сигнал для 1 КИ, на входе D3 - разрешающий сигнал для 2 КИ. На селекторные входы подаются младшие разряды адреса платы. Сигналы с выходов мультиплексоров логически перемножаются, в результате чего на шину CTRLI передается последовательный байт аварийных сообщений в 1 (для 2 платы - во 2) КИ цикла. Формат передаваемых данных приведен на Рис. 5.8.

Рис. 5.8. Байт аварийных сообщений.

Блок передачи национальных битов служит для передачи национальных битов. Он включает в себя схему передачи национальных битов 1 канала, схему передачи национальных битов 2 канала, схему формирования адреса страницы 1 канала и схему формирования адреса страницы 2 канала, а также схему чтения адреса регистров управления и состояния. Схемы передачи национальных битов практически одинаковы выполняет функции чтения национальных битов с шины CTRLO и передачи их в цикловый формирователь. Отличие состоит в том, что схема 1 канала читает данные из 28, 30 КИ, а схема 2 канала читает данные из 29, 31 КИ. Рассмотрим схему 1 канала. Она состоит из мультиплексора выбора КИ mlt_sel_nbt1, регистра передаваемых национальных битов dff_rg_nbt1, мультиплексора вывода передаваемых национальных битов mlt_read_anb1 и логических элементов, формирующих сигналы разрешения. Мультиплексор выбора КИ подает сигнал разрешения записи на регистр dff_rg_nbt1, сформированный логическими элементами либо для 28 КИ, либо для 30 КИ. Регистр передаваемых национальных битов dff_rg_nbt1 считывает национальные биты, передаваемые в 28 (30) КИ в битах с 5 по 8. Далее сигналы с выходов регистра поступают на старшие разряды D3...D7 входов мультиплексора. На вход D2 подается сигнал аварии, хранящийся в регистре схемы формирования адреса страницы. Селекторные входы управляются выходами счетчика бит. На выходе формируется последовательный байт, содержащий национальные биты и бит аварийного сообщения. Схемы формирования адреса страницы для первого и второго каналов практически одинаковы, поэтому рассмотрим схему формирования адреса страницы для первого канала. Схема состоит из 5-разрядного регистра адреса страницы dff_rg_ap1и 8- разрядного мультиплексора чтения адреса страницы mlt_read_ap1. Регистр осуществляет чтение адреса страницы и бита аварии с шины CTRLO в 3 КИ цикла. Сигналы разрешения формируются логическими элементами из выходов блока формирования сигналов разрешения и выходов счетчика, а также регистра адреса регистров управления и состояния. В 4 младших разряда записывается адрес страницы, в 4 - бит аварии. Данные с разрядов адреса подаются на младшие разряды мультиплексора чтения адреса страницы mlt_read_ap1, а с 4 разряда - на мультиплексор чтения национальных битов. Старшие разряды мультиплексора заземлены. Селекторные входы мультиплексора управляются выходами счетчика бит. На выходе формируется последовательный байт адреса страницы. Схема чтения адреса регистров управления и состояния служит для чтения и хранения адреса регистров и состоит из регистра dff_rg_includ и логических элементов схемы формирования сигналов разрешения. Чтение адреса производится в 3 КИ с шины CTRLO при условии, что информация в 0 КИ совпала с адресом платы. Сигнал разрешения формируется логическими элементами из выходов блока формирования сигналов разрешения и выходов счетчика. Байт адреса регистров ПЛИС изображен на рис.5.9.

Рис.5.9. Байт адреса регистров ПЛИС.

Счетчик с обеспечивает все элементы схемы сигналами, представляющими собой поделенную тактовую частоту. Состоит из трех каскадно включенных счетчиков : счетчик бит, счетчик байт и счетчик полуциклов. Тактируются счетчики частотой 2,048 МГц, с началом каждого цикла по метке F0 происходит синхронный сброс.

Блок формирования сигналов разрешения формирует импульсные последовательности определенной длительности и расположения на временной оси.

byte1 - 0 байт цикла

byte2 - 1 байт цикла

byte3 -2 байт цикла

byte4 -3 байт цикла

node_ctrl_ti - 4 первых байта в цикле

node_ki_3_ 4 - 2 и 3 байт цикла

node_ki_4 - 3 байт цикла + сигнал «адрес платы опознан»

node_includ - 3 байт цикла + сигнал «адрес платы опознан» + выбор внутреннего регистра ПЛИС

bit_4_8 - биты с 4 по 0

clr_ti - 0 бит 4 байта

cs_includ - - выбор внутреннего регистра ПЛИС

Временные диаграммы промежуточных точек приведены на Рис. 5.10.

Рис. 5.10. Временные диаграммы промежуточных точек ПЛИС.

Блок чтения адреса платы и чипа выполняет опознавание адреса платы, содержащегося в 0 КИ и чтения адреса чипа. Байт адреса платы изображен на рис. 5.11.

Рис. 5.11. Байт адреса платы

Байт адреса чипа изображен на рис. 5.12.

Рис. 5.12. Байт адреса чипа.

Блок состоит из мультиплексора входного дешифратора mlt_adr_input, мультиплексора границ адреса платы mlt_size_adrboard, триггера «принят адрес платы» dff_tr_adrboard, регистра адреса чипа dff_rg_adrchip и логических элементов. Мультиплексор входного дешифратора выполняет преобразование параллельного адреса платы в последовательный для дальнейшего его сравнения. Разряды D0, D1, D7 заземлены, а на D2...D6 подается с кросс-разъема адрес платы. С началом каждого цикла по F0 триггер dff_tr_adrboard устанавливается в «1». Последовательный байт адреса сравнивается на схеме «искл. ИЛИ» с поступающим с шины CTRLO в 0 КИ адресом. При этом незначащие разряды маскируются 8-разрядным мультиплексором границ адреса платы mlt_size_adrboard. При несовпадении хотя бы одного разряда на входе триггера появится «0» и защелкнется. Сигналы разрешения сформированы таким образом, что считывать информацию триггер может лишь в 0 КИ. По окончании цикла обращения, а также при общем сбросе системы триггер устанавливается в «0». При опознании адреса платы происходит запись с шины CTRLO в регистр адреса чипа dff_rg_adrchip данных из 1 КИ, в которых содержится адрес чипа и сигнал !W/R (запись/чтение).

Дешифратор адреса чипа выполняет декодирование адреса чипа и формирует сигналы «выбор кристалла» для циклового формирователя и линейного интерфейса. Дешифратор собран на логических элементах 4И, 2ИЛИ-НЕ.

Мультиплексор вывода предназначен для формирования последовательной шины SDI. Он состоит из мультиплексора адреса первой страницы mlt_adr_01, мультиплексора адреса регистра mlt_adrreg и мультиплексора передачи данных к чипам mlt_data. Мультиплексор адреса первой страницы mlt_adr_01 формирует последовательный байт адреса 1 страницы при обращении к чипам. Мультиплексор адреса регистра mlt_adrreg аналогичным образом формирует последовательный байт адреса регистра, к которому идет обращение. Селекторные входы обоих мультиплексоров управляются выходами счетчика бит.

Рис. 5.13. Выход мультиплексора mlt_data.

Мультиплексор передачи данных к чипам mlt_data формирует последовательный поток данных для передачи к чипам. На его информационные входы подаются последовательные данные с мультиплексора адреса первой страницы mlt_adr_01, мультиплексора адреса регистра mlt_adrreg, схем передачи национальных битов 1 и 2 каналов, схем формирования адреса страницы 1 и 2 каналов. Адресация осуществляется выходами счетчиков бит, байт и полуциклов. Формат формируемой на выходе мультиплексора последовательности приведен на Рис. 5.13.