4.4.8. Моделирование работы плис

В системе автоматизированного проектирования MAX+PLUSII есть уникальная возможность проведения моделирования работы ПЛИС. Это есть необходимый этап проектирования структуры ПЛИС, который позволяет исправить ошибки, если таковые имеются, и, быть может, увидеть новые решения. Моделирование существенно облегчает труд инженера, делает процесс проектирования более интересным и творческим. Благодаря моделированию, процесс отладки разрабатываемой системы начинается еще на стадии проектирования. При этом выполняется большая его часть, так как в ПЛИС зачастую содержится основная часть проекта.

Проведение моделирования для ПЛИС платы ОД-110 представляет собой контроль выполнения всех функций и включает в себя проверку :

• чтения адреса платы и адреса регистра

• записи данных в каждый регистр

• вывода данных из каждого регистра

• выбора одной из трех шин ST-BUS и формирования сигнала time_slot в соответствии с содержимым регистра вывода

• образования ближнего шлейфа по команде от центрального процессора

• передачи команды на образование дальнего шлейфа по сигнальному каналу соответствующей шины ST-BUS

• приема по сигнальному каналу и запись в регистр команд индикации о включении шлейфа на удаленном конце

• чтения по сигнальному каналу команды от удаленного конца на образование шлейфа соответствующей шины ST-BUS

• записи в регистр состояния аварийных сообщений и передачу общего сигнала аварии по шине CTRLI

• маскирования аварийных сообщений

Результаты моделирования приведены на временных диаграммых в Приложениях 9 - 12. На диаграммах названия входов, выходов и промежуточных точек полностью соответствуют названиям по программе.

В приложении 2 приведены диаграммы моделирования записи в регистр. На диаграмме представлены

В приложении 3 приведены диаграммы моделирование записи в регистр. На диаграмме представлены

В приложении 4 приведены временные диаграммы моделирования записи в регистр. На диаграмме представлены

В приложении 5 приведены временные диаграммы моделирования записи в регистр. На диаграмме представлены

В приложении 6 проведены временные диаграммы моделирование записи в регистр. На диаграмме представлены

5. Принципиальная схема

Принципиальная схема платы представлена в Приложении 2. Схема содержит 4 трансформатора ТИМ-250Б, 2 интегральных микросхемы XR-T6164, 2 интегральных микросхемы XR-T6166 фирмы EXAR, 2 программируемые логические интегральные схемы ЕРМ7096-68-15 фирмы ALTERA ,4 выходных буфера (c 3 cостояниями) 74HS125SMD, 1 разъем DIN41612C-103-40011, 2 разъема RJ-11 и 2 светодиода КИПД-14А-К.

Плата содержит два практически одинаковых канала передачи данных по сонаправленному стыку. Отличие между ними состоит в том, что первый канал включает в себя схему чтения адреса платы и адреса чипа. Поэтому рассмотрим принципиальную схему 1 канала.

На входе платы со стороны сонаправленного стыка установлены два согласующих трансформатора : один на приемную линию и один - на передающую. Трансформаторы выполняют функции согласования сопротивления линии с входным сопротивлением микросхемы линейного интерфейса XR-T6164, фильтрации высокочастотных помех в сигнале, приходящем из линии, фильтрации постоянной составляющей. Фирмой-разработчиком микросхемы линейного интерфейса XR-T6164 рекомендовано применение в качестве согласующих трансформаторов РЕ-55365. Однако в данной плате установлены трансформаторы отечественного производства ТИМ-250Б, которые удовлетворяют требованиям, приведенным в описании микросхемы XR-T6164.

В тракте приема с входного согласующего трансформатора сигнал поступает на входы RX+I/P, RX-I/P микросхемы линейного интерфейса 1DA1, которая выполняет преобразование аналогового сигнала в цифровой сигнал ТТЛ уровня, а в тракте передачи - с выходов TX+OP, TX-OP микросхемы 1DA1 в выходной согласующий трансформатор. В тракте приема сигнал с выхода 1DA1 поступает на входы S+R64, S-R64 мультиплексора образования шлейфа, реализованный во внутренней структуре ПЛИС. В тракте передачи сигнал с выходов T+R, T-R микросхемы 1DD1 поступает на входы TX+IP, TX-IP микросхемы 1DA1, а также на входы T+R, T-R мультиплексора образования шлейфа. С выходов S+R66, S-R66 мультиплексора данные поступают на входы S+R, S-R микросхемы 1DD1, которая осуществляет преобразование потока данных 64 кбит/с сонаправленного стыка для включения в поток 2,048 кбит/с. Как уже было сказано выше, мультиплексор в нормальном режиме работы передает данные из микросхемы 1DA1 в микросхему 1DD1, а в режиме тестирования - замыкает выходы 1DA1 T+R, T-R на входы S+R, S-R соответственно т.е. образует дальний шлейф.

ПЛИС 1DD2 содержит в себе схему управления первым каналом и схему чтения адреса платы и чипа. Поэтому она имеет большое количество управляющих и информационных выходов. Выходы сигнализации аварийных сообщений RxALARM микросхемы 1DA1, ALARM,CS, BIR, BIT, BDR, BDT микросхемы 1DD1 соединены с одноименными входами ПЛИС 1DD2. Управляющие сигналы с выходов BLS, BLANK, ALARMIN ПЛИС 1DD2 поступают на одноименные входы микросхем 1DА1,1DD1. Сигнал time_slot c выхода 1DD2 подается на входы TS2R, TS2T приемной и передающей частей микросхемы 1DD1 соответственно. Тактовая частота 256 кГц на вход TX256KHZ микросхемы 1DD1 подается с одноименного выхода 1DD2. Тактовая частота 2,048 МГц на входы RX2MHZ, TX2MHZ 1DD1, F2M 1DD2 подается с разъема XR1 кросс платы. Как уже было описано выше, в плате существует возможность модернизации путем изменения программного обеспечения ПЛИС. Для этих целей зарезервирован вывод RXCKOUT для приема восстановленной из входного сигнала тактовой частоты 128 кГц, которая может быть использована для синхронизации передаваемого потока 64 кбит/с. Данные приемного тракта, преобразованные для включения в поток 2048 кбит/с, с выхода PCM 1DD1 поступают на вход PCMOUT мультиплексора образования ближнего шлейфа, реализованный во внутренней структуре ПЛИС, а также на информационные входы D0, D1, D2 выходных буферов 1DD3.1, 1DD3.2, 1DD3.3. Сигналы разрешения на входы OE0, OE1, OE2 этих буферов подаются с выходов PCMOUTEN0, PCMOUTEN1, PCMOUTEN2. Выход мультиплексора PCMIN подключается к одноименному входу 1DA1. Таким образом, мультиплексор в нормальном режиме работы передает данные с разъема XR1 на вход PCMIN микросхемы 1DA1 , а в режиме тестирования - замыкает выход PCMOUT 1DA1 на вход PCMOIN 1DA1 т.е. образует ближний шлейф.

Для организации выхода на шину ST-BUS данные, считываемые из внутренних регистров ПЛИС, через вывод REGOUT 1DD2 поступают на одноименный вход буфера 1DD3.4. Сигнал разрешения на вход OE3 этого буфера подается с выхода REGOUTEN. Сигналы управления, предназначенные для подачи в сигнальные каналы, с выхода SIOUT 1DD2 поступают на информационные входы D0, D1, D2 выходных буферов 1DD4.0, 1DD4.1, 1DD4.2. Сигналы разрешения на входы OE0, OE1, OE2 этих буферов подаются с выходов SIOUTEN0, SIOUTEN1, SIOUTEN2. Сигнал общей аварии через выход ALARMOUT 1DD2 поступают на одноименный вход буфера 1DD3.4. Сигнал разрешения на вход OE3 этого буфера подается с выхода ALARMOUTEN 1DD2.

Данные и сигналы управления потока 2048 кбит/с BDO0, BDO1 BDO2, BSO0, BSO1, BSO2, адрес платы ADDR0 .. ADDR4 и метка сверхцикла F0 в ПЛИС 1DD2 подаются с разъема XR1.

Cветодиоды служат для визуальной индикации аварийных состояний в каждом из каналов платы и управляются с выхода CHAN_EN 1DD2.

Конденсатор 1С2 предназначен для хранения пикового напряжения импульсов, поступающих на вход 1DA1. Конденсаторы 1С4 … 1С16 фильтруют высокочастотные помехи по цепям питания. Емкость С1 дроссель L1 и cтабилитрон VD1 образуют входной фильтр по питанию.