4.4.5. Структурная схема плис

Структурная схема ПЛИС приведена на Рис. 4.12.

ПЛИС 1 содержит схему управления работой 1 канала платы, мультиплексоры выхода на шины ST-BUS и схемы образования шлейфов. Функциональная схема ПЛИС представлена на рис.1. ПЛИС состоит из следующих функциональных блоков : формирователь импульсных последовательностей, определитель канального интервала, схема определения адреса платы,

схема чтения адреса регистра, схема управления регистрами, блок регистров, схема чтения регистров, схема аварийной сигнализации, схема образования ближнего шлейфа, схема образования дальнего шлейфа, входной мультиплексор шин, выходной мультиплексор шин.

Формирователь канальных интервалов.

Формирователь временных интервалов выполняет функции формирования сигналов определенной длительности, которые необходимы для работы остальных блоков схемы.

Определитель канального интервала.

Определитель канального интервала (КИ) выполняет дешефрирование номера канального интервала и выдачу сигнала time_slot в выбранном канальном интервале.

Схема определения адреса платы.

Схема определения адреса платы служит для чтения данных из первого КИ шины CTRLO и сравнения принятого адреса с адресом, определяемым местоположением платы в каркасе.

Схема определения адреса регистра.

Схема определения адреса регистра служит для чтения адреса регистра, к которому идет обращение в данном цикле, из 2-го КИ с шины CTRLO.

Схема управления регистрами.

Схема управления регистрами дешифрует адрес выбранного регистра и выдает сигнал разрешения записи в регистр в 4-м КИ.

Блок регистров.

Блок регистров состоит из 5 регистров, служащих для записи управляющей и известительной информации :

регистр состояния, предназначенного для записи аварийных сообщений от интерфейсных микросхем XR-T6164 и XR-T6166 ;

регистр команд, предназначенного для записи команд от процессора, от удаленного конца и управления работой ПЛИС ;

регистр вывода, предназначенного для записи номера КИ и номера шины ST-BUS, по которым работает канал;

регистр масок, предназначенного для записи масок аварийных

сообщений ;

регистр кода платы, содержащего 8-разрядный код платы и предназначенного только для чтения.

Описание регистров изображено на Рис.4.13.

Блок чтения регистра.

Блок чтения регистра выполняет функции последовательного сдвига содержимого регистров на шину CTRLI.

Блок аварийной сигнализации.

Блок аварийной сигнализации служит для выдачи общего сигнала аварии в 7 битовом интервале КИ платы на шину СTRLI при поступлении аварийного сообщения от интерфейсных микросхем XR-T6164 и XR-T6166 в регистр состояния.

Рис.4.13. Описание регистров.

Мультиплексор образования ближнего шлейфа.

Мультиплексор образования ближнего шлейфа выполняет функции шлейфования данных со стороны потока 2048 Мбод, т.е. для замыкания линии PCMOUT на линию PCMIN.

Схема образования дальнего шлейфа.

Схема образования дальнего шлейфа выполняет функции шлейфования данных со стороны потока 64 Кбод, т.е. для замыкания выходов T+R и T-R на входы S+R, S-R микросхемы XR-T6166 соответственно.

Блок приема с шины ST-BUS.

Входной мультиплексор шин предназначен для приема данных и сигнальной информации с одной из шин ST-BUS.

Во входной мультиплексор поступают данные с одной из выбранной шины BDO1, BDO2 или BDO3, а также с соответствующих им шин BSO1, BSO2, BSO3.

Данные с шины BDO поступают на вход PCMIN интерфейсной микросхемы XR-T6166.

Сигнальная информация поступает на триггера, управляющие 5 и 4 разрядами регистра команд.

При поступлении сигнала о том, что на удаленном конце установился локальный шлейф, при наличии сигналов триггер индикации установится в ‘1’ и переведет в ‘1’ 5 разряд регистра команд.

При появлении команды от удаленного конца на установление шлейфа триггер команды перейдет в состояние ‘1’ и аналогично изменится состояние 4 разряда регистра команд, по которому срабатывает схема образования дальнего шлейфа.

Блок выхода на шину ST-BUS.

Выходной мультиплексор шин обеспечивает вывод данных и сигнальной информации на одну из шин ST-BUS, номер которой определяется содержимым регистра вывода.

ПЛИС работает следующим образом. В каждом цикле происходит чтение данных из 0 КИ и сравнение их с внутренним адресом платы. Далее читается 1 КИ , в котором содержатся команды выбора кристалла и чтения/записи, которые записываются в соответствующие триггера. Если адрес платы совпал и выбран 1 чип, то формируется сигнал PS1, если адрес совпал и выбран 2 чип, то формируется сигнал PS2. Далее при наличии сигнала PS1 происходит чтение 2 КИ с шины CTRLO в схему определения адреса. При наличии сигнала “запись” в 3 КИ выдается сигнал enable и происходит запись в соответствующий регистр с шины CTRLO. Если вместо сигнала “запись” есть сигнал “чтение”, то на выходной буфер шины CTRLI в 4 КИ выдается содержимое соответствующего регистра.

6. Функциональная схема ПЛИС

Функциональная схема ПЛИС 1 платы ОД-110 представлена в Приложении 3

Вся схема поделена на функциональные блоки:

• формирователь временных последовательностей;

• определитель канального интервала;

• блок определения адреса платы;

• блок чтения адреса регистра;

• блок управления регистрами;

• блок регистров;

• блок чтения регистров;

• блок аварийной сигнализации;

• блок выхода на шину ST-BUS;

• блок приема с шины ST-BUS;

• мультиплексор образования дальнего шлейфа;

• мультиплексор образования ближнего шлейфа.

Формирователь временных последовательностей.

Формирователь временных последовательностей служит для выдачи синхронизирующих сигналов, используемых при работе ПЛИС 1. Он представляет собой составной счетчик из 3-х счетчиков различной длинны:

3-х разрядный счетчик Bite;

4-х разрядный счетчик Byte;

1 разрядный счетчик Half.

Счетчик Bite имеет длину 3 , его выходы используются для подсчета номера бита. На тактируемый вход подается частота 2 МГц. Счетчик Byte необходим для подсчета номера байта. На вход синхронизации подается сигнал с выхода q2 счетчика Bite. Счетчик Half разделяет входную последовательность до 15 канального интервала и после 15 канала. Выход q3 со счетчика Byte заводится на тактовый вход Half. При появлении сигнала F0 и первого тактового импульса все счетчики сбрасываются в ноль.

Определитель канального интервала.

Определитель канального интервала необходим для выдачи сигнала разрешения работы в определенном канальном интервале ( КИ ), номер которого поступает с ЦП. Определитель канального интервала является счетчиком разрядности 8.

Сигнал Time_slot , разрешающий обмен информацией в определенном канальном интервале появляется при переполнении счетчика, поэтому в счетчик загружается результат вычитания номера КИ, поступающего с ЦП, из 32. Синхронная загрузка счетчика осуществляется по сигналу F0. На тактовый вход подается частота F2M.

Блок определения адреса платы.

Блок определения адреса платы определяет местоположение платы ОД-110 на кросс плате. Этот адрес определяет КИ, в который плате предоставляется возможность выставить сигнал общей аварии. Функционально блок состоит из мультиплексора номера платы ( mux_number ), мультиплексора маски ( mux_mask ), триггера номера ( ff_number ) и триггера выбора чипа ( ff_chip ). В нулевом КИ происходит сравнение адреса платы, который поступает на D5-D1 входы mux_number, с адресом приходящим с шины CTRLO. Сравнение происходит по схеме исключающего или. При появлении сигнала F0 ff_number сбрасывается в ноль. На информационный вход поступает через схему или результат сравнения адреса платы и выход самого триггера ff_number. Данная реализация обеспечивает блокировку работы всей платы, путем установки триггера ff_number в ‘1’,при несовпадении адресов с шины CTRLO и адреса платы. На вход ENABLE триггера ff_number поступают сигналы с мультиплексора маскирования ( mux_mask_result ), дешифрованный нулевой выход счетчика Byte и счетчика Half.

На селекторные входы мультиплексора поступает инверсная информация с выходов счетчика Bite. Эта инверсия определяется тем, что информация с шины CTRLO поступает начиная с 7 бита.

В четвертом бите первого КИ триггер выбора чипа ( ff_chip ), при условии что адрес платы совпал, выдает разрешающий сигнал работы ps1, если выбран первый чип или ps2, если был произведен выбор второго чипа.

Блок чтения адреса регистра

Блок чтения адреса регистра. содержит схему, которая позволяет выбрать адрес необходимого регистра. На последовательный вход регистра адреса ( reg_adress ) поступает информация с шины CTRLO. Во 2-м КИ во 2,1 и 0 битах находится адрес выбираемого регистра. При появлении сигнала F0 reg_adress обнуляется.

Блок управления регистрами.

Блок управления регистрами выбирает чтение или запись из/в регистр - триггер чтения-записи ( ff_wr ) , осуществляет дешифрацию адреса выбранного регистра - дешифратор адреса ( dec_wr_reg ), проверяет обращение к регистру состояния - триггер обращения ( dff_obr_reg_cond ).

В 4-м бите 2 КИ триггер ff_wr устанавливается в зависимости от выбранного режима работы( ‘0’ - запись в регистр, ‘1’ - чтение из регистра ).

В 3-м КИ происходит дешифрация адреса выбранного регистра.

Триггер запоминания события обращения к регистру состояния ( dff_obr_reg_cond ) необходим для очистки регистра состояния после цикла обращения.

Блок регистров содержит 5 регистров:

регистр состояния,

регистр команд,

регистр вывода,

регистр масок,

регистр кода платы.

Регистр кода платы доступен только для чтения и ”зашивается” при программировании ПЛИС.

Регистры состояния и команд представляют собой составные регистры, возможен доступ к каждому триггеру по отдельности.

Регистры вывода и масок являются регистрами с последовательными входами.

Регистр состояний содержит информацию о состоянии работы платы. Нулевой бит сигнализирует о потери входного сигнала ( ff_alarm.q[0] ). Первый бит сигнализирует о потере октетной синхронизации ( Alarm ). Второй бит свидетельствует о том, что удалился байт в приемнике ( Bdr ). В третьем бите сообщается, что произошла вставка байта в приемнике ( Bir ). Четвертый бит сигнализирует об удалении байта в передатчике (Bdt). Пятый бит извещает о том, что произошла вставка байта в передатчике (Bit). Шестой бит сигнализирует потерю синхросигнала 128 кГц (Cs). Все триггера регистра состояния синхронизируются по заднему фронту частоты 2МГц (F2M). Если в цикле обращения ( КИ0 - КИ3) произошло обращение к регистру состояний, то в 0-м бите КИ4 происходит сброс всех триггеров регистра состояний.

Регистр команд аналогично регистру состояний состоит из отдельных триггеров.

Нулевой бит регистра команд выдает разрешение на работу канала. Второй бит запрещает выдачу данных в шину ST-BUS в случае аварии ( Bls ). Второй бит организует передачу по сонаправленному стыку сигнала аварии ( Alarmin ). Третий бит запрещает выдачу данных в шину ST-BUS ( Blank ). Четвертый бит индицирует команду от удаленного конца на включение шлейфа. Пятый бит сигнализирует о том, что произошло включение шлейфа на удаленном конце. В шестом бите выставляется команда процессора на образование ближнего шлейфа. Седьмой бит является командой процессора на образование дальнего шлейфа.

Регистр вывода представляет собой 8 разрядный регистр с последовательным входом, на который подается информация с шины CTRLO. Синхронизация происходит по заднему фронту F2M. В 7,6и 5 битах регистра вывода хранится информация о номере шины ST-BUS ( ‘1’ в 5 бите - ST-BUS2, ‘1’ в 6 бите - ST-BUS1, ‘1’ в 7 бите - ST-BUS0 ). С 0-го по 4-ый биты хранится двоичный код номера канального интервала.

Регистр масок является так же 8разрядным регистром с последовательным входом. Он принимает информацию с шины CTRLO. Регистр масок применяется для маскирования возможных аварийных сообщений, которые в некоторых случаях не являются аварийными.

Блок чтения регистров.

Блок чтения регистров представляет собой схему из 5 мультиплексоров для чтения регистров и общего мультиплексора вывода.

На информационные входа мультиплексора чтения регистра состояний ( mux_read_reg_cond ) поступают выходы с reg_cond .

Аналогично мультиплексор чтения регистра команд ( mux_read_reg_com ) принимает информацию с выходов reg_com, мультиплексор чтения регистра масок ( mux_read_reg_mask ) с выходов reg_mask , мультиплексор чтения регистра вывода ( mux_read_reg_out ) c выходов reg_out и мультиплексор чтения регистра кода платы ( mux_read_reg_code ) с выходов reg_code . На селекторные входы всех пяти мультиплексоров поступают инверсные выходы со счетчика Bite.

Общий мультиплексор вывода ( mux_out ) разрешает выставить информацию одному из пяти мультиплексоров на шину CTRLI в 3-м КИ. На селекторные входы общего мультиплексора вывода поступают выходы с reg_adress.

Блок аварийной сигнализации.

Блок аварийной сигнализации необходим для вывода сигнала общей аварии при возникновении одного из аварийных состояний регистра состояний.

Блок содержит 2 счетчика( cnt_alarmset - счетчик установки аварии, cnt_alarmclear - счетчик сброса аварии ) и триггер потери входного сигнала ( ff_alarm ).

При потере входного сигнала ( Rxalarm ) счетчик cnt_alarmset начинает отсчет и при переполнении устанавливает триггер ff_alarm в ’1’. Иначе триггер ff_alarm сбрасывается счетчиком cnt_alarmclr.

В схеме аварийной сигнализации происходит сравнение содержимого регистра состояний и регистра масок по схеме и, также учитывается состояние 4-го и 5-го битов регистра команд, сигнализирующих об индикации включения шлейфа по команде от удаленного конца и индикации включения локального шлейфа на удаленном конце соответственно.

Блок выхода на шину ST-BUS.

Блок выхода на шину ST-BUS содержит мультиплексор выхода на шину ST-BUS ( mux_out_stbus ). На информационные входы подаются 6 и 7 биты регистра команд и зарезервированная последовательность ‘01’. Также блок выдает сигналы разрешения вывода информации по одной из выбранной шин ST-BUS ( ST-BUS0 - Siouten0, ST-BUS1 - Siouten1 , ST-BUS2 - Siouten2 ).

Блок приема с шины ST-BUS.

Блок приема с шины ST-BUS содержит входной мультиплексор с шины ST-BUS ( mux_in_stbus ), на информационные входы которого поступают данные ( Bdo ) и сигнальная информация ( Bso ). В блоке приема находятся триггер индикации включения локального шлейфа на удаленном конце ( ff_indic_loop ), приходит в 1-м бите сигнальной информации, и триггер команды включения шлейфа от удаленного конца ( ff_com_loop ), приходит во 2-м бите сигнальной информации.

Мультиплексор образования дальнего шлейфа.

На информационные входы мультиплексора образования дальнего шлейфа подаются сигналы splusr64,sminusr64 и tplusr, tminusr. Выходом данного мультиплексора являются splusr66,sminusr66. На селекторный вход подается 4-й бит регистра команд.

Мультиплексор образования ближнего шлейфа.

На информационные входы мультиплексора образования ближнего шлейфа ( mux_local_loop ) подаются выход с mux_in_stbus Bdo и Pcmout. Выходом данного мультиплексора является сигнал Pcmin. На селекторный вход mux_local_loop подается 6-ой бит регистра команд.

Опишем работу ПЛИС.

В нулевом байте 0-го КИ происходит сравнение адреса платы с адресом, выставляемым с шины CTRLO. Если адреса совпадают, то в 1-м байте этого КИ выдается сигнал ps1,если идет обращение к 1 чипу, или сигнал ps2, если ко 2-му. Во 2 байте определяется адрес регистра, к которому идет обращение и режим работы с регистром - чтение или запись. В 3-м байте происходит запись или чтение из выбранного регистра. При инициализации системы, обычно, происходит запись в регистр вывода номера шины ST-BUS и номера выделяемого канального интервала, с которым будет работать ПЛИС.

Таким образом, путем записи и чтения происходит работа с регистрами.

В time_slot, определяемый адресом платы, происходит чтение информации с шины ST-BUS. Приходящие данные проходят на мультиплексор образования ближнего шлейфа и дальше в сонаправленный стык. Известительная информация отлавливается триггерами ff_indic_loop и ff_com_loop. Если приходит информация о том, что на удаленном конце включился шлейф, триггер индикации ( ff_indic_loop ) устанавливается в ‘1’, изменяя состояние 5-го бита регистра команд. Выдается сигнал Alarmout, в данном случае он является дополнительной сигнализацией. Если в следующем КИ индикация шлейфа на удаленном конце снимается, то и сигнал Alarmout отключается.

Аналогично происходит, если пришел сигнал от удаленного конца на установление шлейфа. В данном случае в ‘1’ устанавливается триггер ff_com_loop, изменяя состояние 4 бита регистра команд. По этому биту выходы tplusr, tminusr микросхемы XR-T6166 замыкаются на входы splusr66,sminusr66 соответственно с помощью мультиплексора mux_far_loop.

Если приходит команда от процессора образовать ближний шлейф, т.е. 6-ой бит регистра команд установится в ‘1’,то в time_slot, определяемый адресом платы, произойдет переключение сигнала Pcmout на Pcmin с помощью mux_local_loop.

И поток данных принимаемых с сонаправленного стыка будет передаваться обратно.