Дипломы / Андрей / 111

Микросхемы семейства MAX 3000A

Особенности

• Высокопроизводительное CMOS EEPROM семейство PLD MAXR архитектуры с низкой стоимостью.

• Программирование в системе через встроенный IEEE 1149.1 JTAG интерфейс с напряжением питания 3.3В.

  • Программирование в системе совместимо со стандартом IEEE 1532.

• Встроенная схема граничного сканирования совместима с IEEE 1149.1-1990

• Улучшенные особенности программирования в системе:

  • Улучшенный алгоритм для более быстрого программирования в системе;

  • Бит ISP_Done гарантирующий завершение программирования;

  • Подтягивающий резистор на контактах Ввода/Вывода во время программирования в системе.

• PLD высокой логической емкости от 600 до 10,000 вентилей.

• Задержка pin-to-pin 4,5 нс, частота счётчика до 227.3 МГц.

• MultiVolt интерфейс позволяет ядру микросхемы работать при 3.3 В, а контактам Ввода/Вывода быть совместимыми с 5.0В, 3.3В и 2.5В.

• Количество контактов варьируется от 44 до 256 в различных корпусах TQFP, PQFP, PLCC и FineLine BGA.

• Поддерживают горячее включение.

• Программируемая матрица межсоединений - непрерывная структура для высокой и предсказуемой производительности.

• PCI совместимы.

• Программируемая скорость нарастания фронта для работы с шинами.

• Выход с открытым стоком.

• Программируемые триггеры макроячеек с индивидуальным управлением сбросом, установкой, clock и clock enable.

• Режим сохранения потребляемой мощности позволяет её уменьшить на 50% в каждой макроячейке.

• Наличие конфигурируемых экспандеров позволяет использовать до 32 product terms на макроячейку.

• Программируемый бит секретности для защиты проекта

• Улучшенные архитектурные особенности:

  • 6, 10 контактов или управление от логики сигналами output enable;

  • Два общих тактовых сигнала с возможностью инверсии;

  • Дополнительный ресурс межсоединений для улучшения разводки;

  • Программируемая скорость изменения фронта сигнала.

• Программное обеспечение для различных платформ PC, Sun SPARCstation и HP 9000 Series 700/800 обеспечивает поддержку процесса проектирования, размещение и разводку.

• Дополнительные возможности по вводу проекта и моделированию обеспечиваются использованием файлов списка соединений EDIF 200 и 300, библиотеки параметризированных модулей (LPM), компонентов DesignWare, Verilog HDL, VHDL, других интерфейсов с популярными EDA средствами от производителей Cadence, Mentor Graphics, OrCAD, Synopsys и Synplicity.

• Поддержка программирования с помощью Altera MPU, MasterBlaster, ByteBlasterMV, программаторов третьих фирм и схемных тестеров, поддерживающих Jam Standard Test and Programming Language (STAPL) Files (.jam), Jam STAPL Byte-Code Files (.jbc) или Serial Vector Format Files (.svf).

Микросхемы семейства MAX 3000A

Градация микросхем MAX3000A по быстродействию

Максимальное количество контактов ввода/вывода у микросхем MAX 3000A в различных корпусах

MultiVolt I/O интерфейс

Архитектура MAX 3000A поддерживает MultiVolt I/O интерфейс, который позволяет микросхемы MAX 3000A подключать к системам с различным питанием. Микросхемы имеют наборы контактов питания для внутреннего ядра и входных буферов (VCCINT) и для выходных драйверов (VCCIO).

Контакты VCCIO могут быть подключены или к 3.3В или к 2.5В источнику питания в зависимости от потребностей по выходу. Если VCCIO подключены к 2,5 В источнику питания, то выходные уровни совместимы с 2,5 В системами. Если контакты VCCIO подключены к 3,3 В источнику питания, то высокий выходной уровень будет 3,3 В и будет совместим с 3,3 и 5,0 В системами. Микросхемы, работающие с V_CCIO уровнями ниже чем 3.0В, имеют большую задержку t_OD2 вместо t_OD1.

В таблице показана MultiVolt I/O поддержка для MAX 3000A

МАХ 3000А семейство СБИС программируемой логики фирмы Altera

Пособие подготовлено на кафедре "Радиотехнические системы" Санкт-Петербургского Государственного университета аэрокосмического приборостроения (www.aanet.ru).

Пособие подготовлено на основе технического описания "MAX 3000A Programmable Logic Device Family Data Sheet" (March 2001, ver. 2.01) фирмы Altera.

• Редактор: с. н. с., к.т.н. Р.А. Мяльк (ramelk@mail.ru).

• Компьютерная верстка: Р.А. Мяльк.

• Перевод: Р.А. Мяльк, В. Полуян.

Содержание

1. Общая характеристика семейства МАХ3000А     1.1. Схемотехнический потенциал     1.2. Другие характеристики     1.3. Общее описание семейства 2. Архитектура семейства МАХ3000А     2.1. Блоки макроячеек     2.2. Макроячейки     2.3. Логические расширители     2.4. Программируемая матрица соединений     2.5. Управляемые блоки ввода/вывода 3. Применение микросхем семейства МАХ3000А     3.1. Режимы работы элементов ввода-вывода     3.2. Режимы быстродействия/потребления     3.3. Программирование микросхем     3.4. Тестирование микросхем     3.5. Временные характеристики микросхем MAX3000A     3.6. Эксплуатационные режимы     3.7. Питание микросхем     3.8. Выводы микросхем 4. Приложения     4.1. Рекомендуемая документация фирмы Altera     4.2. Глоссарий

Список иллюстраций

Рис. 1. Внутренняя архитектура микросхемы МАХ 3000А Рис. 2. Макроячейка микросхемы МАХ 3000А Рис. 3. Общие разделяемые расширители микросхемы МАХ3000А Рис. 4. Параллельные расширители микросхемы МАХ3000А Рис. 5. Разводка сигналов программируемой матрицы соединений Рис. 6. Управляемый блок ввода/вывода микросхемы МАХ3000А Рис. 7. Временные диаграммы JTAG микросхемы МАХ3000А Рис. 8. Условия тестирования микросхем МАХ 3000А по переменному току Рис. 9. Выходные характеристики микросхем МАХ 3000А Рис. 10. Временная модель микросхемы МАХ 3000А Рис. 11. Временные диаграммы переключений МАХ3000А Рис. 12. Зависимость потребляемого тока от частоты переключений Рис. 13. Зависимость потребляемого тока от частоты переключений Рис. 14. Схемы расположения выводов 44-выводных корпусов PLCC/TQFP Рис. 15. Схема расположения выводов 100-выводного корпуса TQFP Рис. 16. Схема расположения выводов 144-выводного корпуса TQFP Рис. 17. Схема расположения выводов 208-выводного корпуса PQFP

Список таблиц

Таблица 1. Общие характеристики ПЛИС семейства MAX3000A Таблица 2. Градации быстродействия ПЛИС семейства MAX 3000A Таблица 3. Количество пользовательских выводов MAX 3000A(1), (2) Таблица 4. JTAG-инструкции семейства MAX3000A Таблица 5. Число ячеек BST-регистра микросхемы MAX3000A Таблица 6. Значения кодов инструкции IDCODE(1) Таблица 7. Характеристики сигналов JTAG для микросхем MAX 3000A Таблица 8. Напряжения ввода-вывода микросхем МАХ3000А Таблица 9. Предельные эксплуатационные параметры МАХ3000А(1) Таблица 10. Рекомендуемые режимы эксплуатации микросхем МАХ3000А Таблица 11. Рекомендуемые режимы МАХ3000А по постоянному току(4) Таблица 12. Емкости выводов микросхем МАХ3000А(8) Таблица 13. Внешние временные характеристики микросхем МАХ3000А Таблица 14. Внутренние временные характеристики микросхем МАХ3000А Таблица 15. Внешние временные параметры микросхемы EPM3064A Таблица 16. Внутренние временные параметры микросхемы EPM3064A Таблица 17. Внешние временные параметры для EPM3128A Таблица 18. Внутренние временные параметры для EPM3128A Таблица 19. Внешние временные параметры для EPM3256A Таблица 20. Внутренние временные параметры для EPM3256A Таблица 21. Константы выражений для потребляемого тока MAX3000A

1. Общая характеристика семейства МАХ3000А

1.1. Схемотехнический потенциал

• Программируемое логическое устройство (PLD) с высокой плотностью упаковки. Логическая ёмкость от 600 до 5000 эквивалентных логических вентилей (gates).

• Программируемые элементы семейства МАХ3000А выполнены по технологии EEPROM (ППЗУ с электрическим стиранием информации).

• Семейство имеет программируемую матрицу внутренних соединений (PIA - Programmable Interconnect Array), что обеспечивает высокое быстродействие и предсказуемые задержки сигналов.

• Семейство МАХ3000А при относительно низкой стоимости имеет высокое быстродействие.

• Комбинационная задержка между выводами 4,5 нс, тактовая частота до 227,3 МГц.

• Микросхемы имеют возможность программирования в системе (ISP - In System Programmability) через встроенный интерфейс JTAG (Joint Test Action Group) стандарта IEEE Std. 1149.1 с улучшенными возможностями соединения выводов. Схема программирования в системе ISP совместима со стандартом IEEE Std. 1532.

• В семействе МАХ3000А реализованы следующие расширенные возможности программирования в системе (ISP):

  • Усовершенствованный алгоритм быстрого программирования ISP.

  • Бит ISP_Done, идентифицирующий успешное выполнение программирования.

  • Использование в режиме программирования "подтягивающих" (pull-up) резисторов на входных/выходных (I/O) выводах I/O-выводах.

• Микросхемы семейства имеют встроенную схему периферийного сканирования (BST - Boundary-Scan Test) совместимую со стандартом IEEE Std. 1149.1-1990.

• Микросхемы имеют смешанное питание и мультивольтовый интерфейс ввода-вывода (I/O): напряжение питания логического ядра - 3,3 В; элементов ввода-вывода - 5,0; 3,3 и 2,5 В.

• Количество выводов: от 44 до 208 в зависимости от используемого корпуса: TQFP (Thin Quad Flat Pack), PQFP (Plastic Quad Flat Pack), J-lead (PLCC).

• Наличие корпусов с радиаторами.

• Совместимость параметров сигналов с шиной PCI (Special Interest Group [PCI SIG]).

• Возможность управления крутизной фронтов (Slew Rate) входных-выходных сигналов.

• Возможность реализации выводов с открытым стоком (Open Drain).

Таблица 1. Общие характеристики ПЛИС семейства MAX3000A

1.2. Другие характеристики

• Программируемые триггеры макроячеек имеют индивидуальные входы синхронизации (clock), разрешения синхронизации (clock enable), обнуления (clear) и предустановки (preset).

• Программируемый режим энергосбережения позволяет более чем на 50% сократить мощность, потребляемую каждой макроячейкой.

• Конфигурируемые логические расширители позволяют реализовать в каждой макроячейке до 32 термов.

• Программируемый "бит секретности" (securuty bit) позволяет защитить проект от несанкционированного копирования.

• Расширенные особенности архитектуры обеспечивают следующие схемотехнические возможности:

  • Шесть выводов или логически-управляемые сигналы разрешения выхода,

  • Два глобальных тактовых сигнала с возможностью инверсии,

  • Расширенные ресурсы внутренних соединений позволяют улучшить возможности разводки проекта на кристалле,

  • Программируемая крутизна фронтов выходных сигналов.

• Проектирование, размещение и разводка проекта обеспечиваются компьютерными системами разработки. Фирма Altera выпускает такие средства для операционной системы Windows и платформ PS, станций Sun SPARC и рабочих станций HP 9000 серии 700/800.

• Ввод описания проекта возможен также с помощью файлов формата EDIF 200 и 300, библиотек параметризованных модулей (LPM), языков описания аппаратуры Verilog HDL, VHDL и других интерфейсов популярных компьютерных САПР других фирм (Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Simplicity и VeryBest).

• Программирование микросхем обеспечивается устройствами фирмы Altera: программатора MPU - Master Programming Unit, загрузочного устройства для последовательного порта - MasterBlasterтм, загрузочного устройства для параллельного порта - ByteBlasterMVтм, а также устройств программирования других производителей, внутрисхемных тестеров, поддерживающих файлы Jam TM Standard Test Programming Language (STAPL) Files (*.jam), Jam STAPL Byte-Code Files (*.jbc), или Serial Vector Format Files (*.svf).

1.3. Общее описание семейства

Градации быстродействия микросхем семейства МАХ3000А приведены в таблице 2. Микросхемы MAX3000A градаций быстродействия - 4, -5, -6, -7, -10 по временным характеристикам совместимы с шиной PCI (Special Interest Group (PCI SIG)).

Таблица 2. Градации быстродействия ПЛИС семейства MAX 3000A

Архитектура микросхем MAX3000A обеспечивает 100%-ю эмуляцию ТТЛ-логики и логические функции малого, среднего и высокого уровня интеграции. Архитектура микросхем MAX3000A обладает схемотехническим потенциалом нескольких микросхем PALs, GALs, и 22V10s с MACH и pLSI.

Микросхемы MAX3000A выпускаются в различных корпусах, включая корпуса PLCC, PQFP, и TQFP. (cм. таблицу 3).

Таблица 3. Количество пользовательских выводов MAX 3000A^{(1), (2)}

Примечания к таблицам 1 - 3:

1. Обновленную информацию по работоспособности микросхем данной градации быстродействия можно получить у фирмы Altera.

2. При использовании интерфейса JTAG (стандарт IEEE Std. 1149.1) для выполнения программирования в системе ISP или периферийного сканирования BST, четыре I/O-вывода микросхем используются как JTAG-выводы.

В микросхемах MAX3000A для выполнения логических функций используются ячейки КМОП (CMOS), выполненные по технологии EEPROM. При разработке и отладке проекта микросхемы могут многократно репрограммироваться (количество циклов стирания-программирования не менее 100).

MAX3000A содержат от 32 до 256 макроячеек, объединенных в группы по 16 макроячеек, называемых блоками логических массивов (LABs - Logic Array Blocks).

Каждая макроячейка может рассматриваться как программируемая матрица "И" и фиксированная матрица "ИЛИ". На выходе матрицы ИЛИ включен регистр с конфигурируемой схемой управления . Схема управления регистром обеспечивает независимо программируемые сигналы синхронизации (clock), разрешения синхронизации (clock enable), обнуления (clear) и предустановки (preset).

Для реализации сложных логических функций макроячейки могут использовать общие разделяемые логические расширители и высокоскоростные параллельные расширители термов. Логические расширители обеспечивают реализацию до 32 термов на макроячейку.

Микросхемы MAX3000A имеют возможность оптимизации энергопотребления и быстродействия. Эта возможность обеспечивается смешанным режимом работы: высокоскоростные узлы микросхемы могут работать с высоким быстродействием при полном энергопотреблении, при этом, остальные узлы могут работать в режиме пониженного быстродействия и энергопотребления.

Проектировщик может сконфигурировать одну или несколько макроячеек на работу в режиме пониженного потребления < 50% мощности при увеличении задержки на номинальное значение.

Микросхемы MAX3000A обеспечивают возможность уменьшения скорости нарастания напряжения выходных буферов. Это позволяет уменьшить помехи и переходные процессы в цепях сигнала при включении опции non-speed-critical signals.

Выходные каскады всех микросхем MAX3000A могут программироваться для работы с уровнями 2,5- или 3,3-вольтового питания. Входы микросхем совместимы с напряжениями 2,5 В, 3,3 В, и 5,0 В. Указанные возможности позволяют использовать микросхемы MAX3000A в системах со смешанным питанием.

Семейство MAX3000A поддерживаются инструментальными САПР фирмы Altera, реализующими полный цикл разработки: схемотехническое описание проекта, текстовое описание проекта на языках VHDL, Verilog HDL, и Altera Hardware Description Language (AHDL), описание временными диаграммами, синтез, компиляцию, моделирование проекта, анализ его временных характеристик и программирование микросхемы. Программное обеспечение поддерживает интерфейсы EDIF 200 и 300, LPM, VHDL, Verilog HDL, и другие для дополнительного ввода описания проекта и поддержки моделирования в других стандартах электронных САПР (EDA) на платформах рабочих станций PC и UNIX. Программное обеспечение работает под операционными системами Windows на платформе PC, а также на рабочих станции Sun SPARC HP 9000 серий 700/800.

2. Архитектура семейства МАХ3000А

Архитектура микросхем МАХ3000А включает следующие элементы:

• Блоки логических массивов (LABs);

• Макроячейки (Makrocells);

• Разделяемые (Shareable) и параллельные (Parallel) расширители;

• Программируемая матрица соединений (PIA);

• Управляемые блоки ввода/вывода (I/O control blocks).

Микросхемы MAX3000A имеют четыре специализированных выделенных вывода (dedicated pin) которые могут использоваться как входы общего назначения или входы высокоскоростных глобальных управляющих сигналов (синхронизации - clock, обнуления - clear и двух сигналов разрешения выхода - enable), для каждой макроячейки и контакта ввода/вывода - I/O. Укрупненная блок-схема внутренней архитектуры микросхем MAX3000A приведена на рис. 1.

Рис. 1. Внутренняя архитектура микросхемы МАХ 3000А

2.1. Блоки макроячеек

Основу архитектуры микросхем MAX3000A составляют высокопроизводительные блоки LAB (Logic Array Block) . Каждый LAB-блок образован матрицей из 16-ти макроячеек (см. рис. 1). Несколько LAB-блоков соединены между через программируемую матрицу внутренних соединений (ПМС) (PIA - Programmable Interconnect Array). Матрица ПМС - это общая шина, соединяющая все I/O-выводы, выделенные специализированные выводы и макроячейки.

К каждому LAB-блоку подключаются следующие сигналы:

• 36 сигналов матрицы соединений, используемых для логических входов общего назначения;

• Глобальные сигналы управления регистрами.

2.2. Макроячейки

В каждой макроячейке (macrocell) микросхем MAX3000A может конфигурироваться любая комбинационная или последовательностная логика.

Макроячейки состоят из следующих функциональных элементов (см. рис. 2):

1. логической матрицы "И",

2. матрицы выбора термов (product-term select matrix),

3. программируемого выходного регистра.

Рис. 2. Макроячейка микросхемы МАХ 3000А

Комбинаторная логика реализуется в макроячейке с помощью логической матрицы "И", формирующей пять конъюнктивных термов. Матрица выбора термов распределяет термы на входы элементов "ИЛИ" и "Исключающее ИЛИ", реализующих логическую функцию входных переменных.

Матрица выбора термов (Product Term Select Matrix) обеспечивает распределение термов на входы управления выходным регистром макроячейки: сигналы синхронизации (clock), разрешения записи (clock enable), обнуления (clear) и предустановки (preset).

Наращивание логических ресурсов макроячейки обеспечивается логическими расширителями следующих двух типов:

• Общие логические расширители - принимают собственные конъюнктивные термы макроячейки с матрицы распределения термов и подают их в инвертированном виде обратно в логическую матрицу "И".

• Параллельные логические расширители, принимают конъюнктивные термы смежных макроячеек.

Распределение конъюнктивных термов, соответствующее реализуемой логической функции, выполняется САПР разработки.

При реализации только комбинационной логики выходной триггер макроячейки может быть исключен посредством специальной цепи обхода.

Каждая макроячейка может индивидуально программироваться для реализации D-, T-, JK-, или SR-триггера с программируемым режимом синхронизации.

Нужный тип триггера определяется разработчиком при описании проекта, затем САПР разработки выбирает режим работы триггера для оптимизации используемых ресурсов ПЛИС.

Каждый программируемый регистр имеет следующие три режима синхронизации:

• Глобальная синхронизация тактовым сигналом Global Clock. Обеспечивает высокое быстродействие по задержке "синхросигнал - выход" (clock-to-output).

• Глобальная синхронизация тактовым сигналом Global Clock с разрешением синхронизации сигналом Enable высокого активного уровня, формируемым термом макроячейки. Обеспечивает разрешение синхронизации каждого триггера при высоком быстродействии "синхросигнал - выход" (clock-to-output).

• Синхронизация сигналом, формируемым термом макроячейки или сигналом с входного/выходного вывода ПЛИС.

В микросхемах MAX3000A используются два глобальных тактовых сигнала CLK1, CLK2. Как видно на рисунке 1, синхронизация может осуществляться непосредственно синхросигналами CLK1, CLK2, а также синхросигналом, сформированным из двух сигналов CLK1, CLK2.

Помимо этого каждый регистр также обеспечивает функции асинхронных предустановки (preset) и обнуления (clear) (см. рис. 2).

Сигналы предустановки (preset) и обнуления (clear) формируются из коньюктивными термами, поступающими с матрицы распределения термов макроячейки. Эти сигналы имеют высокие активные уровни. Использование активных низких уровней достигается инвертированием сигналов в логической матрице "И".

Функция обнуления (clear) каждого регистра может реализовываться с помощью глобального сигнала обнуления, для которого используются специализированные выводы ПЛИС (GCLRn - Dedicated Global Clear pin). Активный уровень сигнала обнуления - низкий.

2.3. Логические расширители

Большинство логических функций может быть реализовано с помощью пяти коньюктивных термов, формируемых в каждой макроячейке, однако для реализации сложных логических функций требуется использование большего числа термов.

Вариант обеспечения требуемых логических ресурсов состоит в реализации в ПЛИС макроячеек другой конфигурации. Однако архитектура MAX3000A позволяет реализовывать расширенный набор термов в каждой макроячейке. Это обеспечивается наличием в каждой макроячейке логических расширителей: общего разделяемого расширителя (shareable expander) и параллельного расширителя (parallel expander). Логические расширители обеспечивают дополнение набора термов любой макроячейки термами других макроячеек того же LAB-блока.

Эти расширители обеспечивают синтезирование заданных логических функций при минимальном использовании ресурсов ПЛИС и максимально возможном ее быстродействии.

2.3.1. Общие разделяемые расширители

Каждый LAB-блок имеет 16 общих разделяемых расширителей (shareable expanders) которые собирают свободные конъюнктивные термы (по одному от каждой макроячейки), инвертируют их и подают обратно в логическую матрицу "И". Каждый общий расширитель может подключать термы с любой макроячейки в LAB-блоке, что обеспечивает реализацию сложных логических функций. Общие расширители вносят небольшую задержку (tSEXP ). Использование общих расширителей иллюстрирует рис. 3.

Рис. 3. Общие разделяемые расширители микросхемы МАХ3000А

2.3.2. Параллельные расширители

Параллельные расширители (parallel expanders) используют свободные конъюнктивные термы соседних макроячеек для реализации сложных логических функций с высоким быстродействием. При использовании параллельных расширителей на входы элемента "ИЛИ" макроячейки может быть подано до 20 термов (5 термов макроячейки и 15 термов от соседних макроячеек в LAB-блоке, подключаемых с помощью параллельного расширителя).

Компилятор САПР Altera может автоматически назначить до трех наборов до пяти параллельных расширителей для тех макроячеек, в которых требуется использование дополнительных конъюнктивных термов. Каждый набор пяти параллельных расширителей вносит небольшую задержку (tPEXP).

Например, если каждой макроячейке требуется 14 термов, компилятор использует пять внутренних термов макроячейки и размещает два набора параллельных расширителей: первый включает пять термов, второй - четыре. Тем самым общая задержка увеличивается вдвое (2tPEXP).

Две группы из восьми макроячеек внутри каждого LAB-блока (например, макроячейки с 1-й по 8-ю и 9-й - 16-ю формируют две цепи для заема параллельных расширителей. Макроячейка заимствует параллельные расширители от других макроячеек. Например, макроячейка 8, может занимать параллельный расширитель макроячейки 7, 7 - ая от 6 - ой, или 5 - ой. Внутри каждой группы из восьми макроячеек, самая нижняя по номеру макроячейка может только отдавать параллельные расширители, верхняя по номеру только получать. Использование параллельных расширителей соседней макроячейки иллюстрируется рис. 4.

Рис. 4. Параллельные расширители микросхемы МАХ3000А

2.4. Программируемая матрица соединений

Программируемая матрица соединений - ПМС (PIA - Programmable Logic Array) обеспечивает разводку логических сигналов между блоками LAB. ПМС - это общая шина реализующая программируемый маршрут соединения любого места кристалла ПЛИС с любым источником сигнала. К ПМС подключаются выводы всех макроячеек, а также все выводы микросхемы MAX3000A, включая специализированные выводы (Dedicated pins) и выводы входа/выхода (I/O) I/O-выводы. От ПМС к блоку LAB подключаются только предназначенные ему сигналы.

Подключение сигналов ПМС к LAB показано на рис. 5. Сигнал ПМС, подключаемый к LAB выбирается с помощью двухвходового элемента "И", сигнал на одном из входов которого формируется с помощью EEPROM-ячейки.

Рис. 5. Разводка сигналов программируемой матрицы соединений

Использование непрерывных линий сигнала в ПМС обеспечивает хорошую предсказуемость задержек распространения сигнала, что весьма удобно при проектировании устройств.

2.5. Управляемые блоки ввода/вывода

Управляемый блок ввода/вывода (I/O Control Block) обеспечивает индивидуальную конфигурирование каждого входной/выходной (I/O) вывода как входного, выходного или двунаправленного. Выводы I/O имеют трехстабильный буфер, который управляется одним из глобальных сигналов разрешения выхода, а также может непосредственно подключаться к земле или напряжению питания (VCC).

Управляемый блок ввода/вывода I/O микросхемы MAX3000A показан на рис. 6. Блок включает подмножество входных выводов и подмножество макроячеек входа/выхода (I/O). В блоке используется шесть сигналов разрешения выхода, формируемых двумя глобальными сигналами разрешения выхода их комбинацией.

Когда сигнал управления трехстабильным буфером подключен к земле, вывод находится в третьем состоянии (имеет высокий выходной импеданс). В этом случае вывод может использоваться как специализированный вход (dedicated input). Когда сигнал управления трехстабильным буфером подключен к потенциалу питания VCC, он находится в режиме разрешения выхода.

Архитектура микросхем MAX3000A позволяет реализовать двухпетлевую обратную связь. При этом петли обратной связи макроячейки и вывода независимы - вывод может быть сконфигурирован как входной, а соответствующая макроячейка может использоваться для реализации внутренний логики.

Рис. 6. Управляемый блок ввода/вывода микросхемы МАХ3000А

3. Применение микросхем семейства МАХ3000А

3.1. Режимы работы элементов ввода-вывода

Выводы микросхем MAX 3000A могут программироваться для удовлетворения различным системным требованиям.

3.1.1. Мультивольтовый интерфейс ввода-вывода

Архитектура микросхем MAX 3000A поддерживает смешанное питание и мультивольтовый (MultiVolt) интерфейс входа/выхода (I/O), что позволяет использовать микросхемы MAX3000A в схемах с различным питанием. Микросхемы MAX3000A в различных корпусах работают при напряжении питания элементов входа/выхода 2,5 В, 3,3 В, или 5,0 В. При смешанном питании используется раздельные напряжения питания логического ядра и входных буферов микросхем (VCCINT) и выходных буферов (VCCIO).

В зависимости от требований к выходным сигналам выводы могут питаться напряжением VCCIO = 3,3 В или 2,5 В. При питании VCCIO = 2,5 В выходные каскады совместимы с схемами, использующими напряжение 2,5 В. При питании VCCIO = 3,3 В выходные каскады совместимы со схемами, использующими напряжение 3,3 В или 5,0 В. Микросхемы работающие с уровнями VCCIO ниже чем 3,0 В имеют большую временную задержку (tOD2 вместо tOD1-). Входы воспринимают сигналы уровней 2,5 В, 3,3 В и 5,0 В.

Характеристика мультивольтового питания микросхем МАХ3000А приведена в таблице 8.

Таблица 4. Напряжения ввода-вывода микросхем МАХ3000А

Замечание: При V_CCIO= 3,3 В, микросхема MAX3000A может управлять микросхемой с 2,5 В, имеющей соответствующие выводы 3,3-вольтовых уровней.

3.1.2. Организация выводов с открытым стоком

Микросхемы MAX3000A имеют возможность установки для каждого I/O-вывода режима с открытым стоком (эквивалентно выводам с открытым коллектором). Возможность определения выводов с открытым стоком позволяет микросхеме формировать управляющие сигналы системного уровня (например, сигналы прерывания и записи), воспринимаемых несколькими микросхемами. Это также обеспечивает реализацию схем "монтажное ИЛИ".

Выводы открытого стока в микросхемах MAX3000A (с подтягивающим резистором к напряжению 5,0 В) могут управлять входами 5,0-вольтовыми CMOS-микросхемами, требующими высокого уровня логической единицы VIH. Когда вывод открытого стока активен, он формирует низкий логический уровень. Когда же он не активен, резистор подтягивает его логический уровень к напряжению 5,0 В. Без подтягивающего резистора вывод открытого стока обеспечивает либо низкий логический уровень, либо третье состояние. Длительность фронта сигнала зависит от номинала подтягивающего резистора и сопротивления нагрузки. Выбор подтягивающего резистора должна определяться заданной величиной тока логического нуля I_OL.

3.1.3. Программирование быстродействия элементов ввода/вывода

Для микросхем MAX3000A возможна установка двух режимов быстродействия (slew rate) выходных буферов: высокое быстродействие и низкое быстродействие. В режиме высокого быстродействия (faster slew rate) обеспечивается максимальная крутизна фронтов сигналов. Однако при этом может повышаться уровень помех в схеме. В режиме пониженного быстродействия (slow slew rate) сигналы имеют меньшую крутизну фронтов, что снижает помехи в схеме, но увеличивает задержку сигнала на 4 - 5 нс.

При выключении конфигурирующей ячейки slew rate устанавливается режим "slow slew rate". Для управления режимом используется каждый I/O-вывод использует индивидуальный EEPROM бит для каждого буфера. Установка slew rate влияет как на длительность фронта так и на длительность среза сигнала.

3.2. Режимы быстродействия/потребления

В микросхемах MAX3000A возможна установка режима экономии потребляемой мощности для определяемых пользователем сигналов или для микросхемы в целом. Определяющие быстродействие цепи могут работать с максимальным быстродействием, остальные - при пониженном быстродействии, что обеспечивает экономию потребляемой мощности в 50 и более процентов. Разработчик имеет возможность программирования режима высокого или низкого быстродействия для каждой макроячейки микросхемы MAX3000A. Ячейки с низким быстродействием работают с пониженной потребляемой мощностью. Временная задержка таких макроячеек определяется суммой задержек (t_LPA) для t_LAD, t_LAC, t_IC, t_ACL, t_EN, t_CPPW и t_SEXP.

3.3. Программирование микросхем

3.3.1. Программирование в системе (ISP)

Микросхемы MAX3000A могут программироваться в системе (ISP) через выводы интерфейса JTAG стандарта IEEE Std. 1149.1-1990. Возможность внутрисистемного программирования (ISP) обеспечивает существенное сокращение сроков отладки проектов. В микросхемах MAX3000A реализована внутренняя генерация высокого напряжения для программирования ячеек EEPROM, что позволяет проводить ISP-программирование напряжением 3,3 В. Во время ISP-программирования I/O-выводы микросхемы находятся в третьем состоянии. Для избежания конфликтов на плате их потенциал должен быть подтянут к потенциалу питания. Номинал подтягивающего резистора составляет 50 кОм.

В микросхемах MAX3000A реализован усовершенствованный ISP-алгоритм обеспечивающий ускорение программирования. Эти микросхемы также имеют специальный битовый сигнал ISP_Done обеспечивающий успешное сохранение операций при прерывании внутрисистемного программирования. Бит ISP_Done, является последним программируемым битом. Пока этот бит не запрограммирован, подключение I/O-выводов ПЛИС запрещено.

ISP-программирование упрощает процесс производства устройств, поскольку установка микросхем на печатную плату (PCB) может быть выполнена до программирования. Микросхемы MAX3000A программируются путем загрузки информации через встроенные схемы тестирования, встроенные процессоры, через последовательный порт с использованием загрузочных кабелей MasterBlaster и BitBlaster, через параллельный порт с использованием загрузочного кабеля ByteBlasterMV. Программирование микросхем после установки их на плату позволяет также избежать повреждения контактов многовыводных (high-pin-count) корпусов микросхем, например, QFP.

Микросхемы MAX3000A могут репрограммироваться в готовой системе при поданном питании. Например, конфигурация микросхемы может обновляться при поданном питании через модем.

Для программирования микросхем при помощи внутрисистемных тестеров, PC, или встроенных процессоров используется язык программирования и тестирования Jam STAPL.

Схема ISP в микросхемах MAX3000A совместима со стандартом IEEE Std. 1532. Стандарт IEEE Std. 1532 разработан в целях конкурентной борьбы ISP между разными поставщиками ПЛИС.

3.3.2. Программирование с помощью внешних устройств

Микросхемы MAX3000A могут программироваться на платформе Windows при помощи программаторов - Altera Logic Programmer card, MPU - master programmed unit и установочных панелей для микросхем. Программатор MPU обеспечивает непрерывную проверку электрического контакта между установочной панелью и микросхемой.

Для тестирования программируемой микросхемы САПР фирмы Altera использует тестовые вектора (текстового формата и формата временных диаграмм) созданные при помощи Altera Text Editor или Waveform Editor. Вдобавок, дизайнеры предлагают функциональный тест для сравнения функционального поведения микросхемы с результатами моделирования.

Для программирования микросхем фирмы Altera может также использоваться оборудование Data I/O, BP Microsystems, а также оборудование поставляемое другими производителями.

3.3.3. Защита проекта от копирования

Все микросхемы MAX3000A имеют возможность установки бита секретности (security bit), определяющего возможность считывания конфигурационных данных микросхемы. При программировании этого бита, конфигурирующие данные не могут быть скопированы или извлечены из микросхемы. Эта возможность обеспечивает высокий уровень защиты, делая программируемые данные внутри ячеек EEPROM невидимыми. Состояние бита секретности, также как остальные программируемые данные, сбрасывается только при реконфигурировании микросхемы.

3.4. Тестирование микросхем

3.4.1. Периферийное сканирование (BST)

Микросхемы MAX3000A включая схему JTAG BST стандарта IEEE Std. 1149.1-1990. Инструкции JTAG микросхем MAX3000A приведены в таблице 4. Описание выводов JTAG для конкретного типа ПЛИС вы можете найти на сайте фирмы (http://www.altera.com) или в библиотеке Altera Digital Library. Если интерфейс JTAG не требуется, - выводы JTAG используются как I/O-выводы общего назначения.

Таблица 5. JTAG-инструкции семейства MAX3000A

Размер регистра инструкций микросхем MAX3000A - 10 бит. Размер регистра IDCODE и USERCODE - 32 бита. Размер регистра и значения кодов для микросхем MAX3000A приведены в таблицах 5 и 6.

Таблица 6. Число ячеек BST-регистра микросхемы MAX3000A

Таблица 7. Значения кодов инструкции IDCODE(1)

Примечания к таблице 7:

1. Старший разряд (MSB) находится слева,

2. Для всех JTAG-команд младший разряд (LSB) IDCODE - 1.

Временные диаграммы для сигналов JTAG показаны на рис. 7.

Рис. 7. Временные диаграммы JTAG микросхемы МАХ3000А

Таблица 8. Характеристики сигналов JTAG для микросхем MAX 3000A

3.4.2. Измерение параметров микросхем

Микросхемы MAX3000A обеспечивают полное тестирование каждого программируемого бита EEPROM и всех внутренних логических элементов, что гарантирует 100% уверенность в получаемых результатах. Эквивалентная схема измерения параметров по переменному (АС) току представлена на рис. 8. В тестовые образцы могут использоваться на ранних этапах процесса проектирования и затем стираться.

На результаты измерений могут оказывать влияние скачки напряжения питания. Поэтому для обеспечения точных измерений следует избегать синхронных переходов сигналов на многих выводах микросхемы. Тесты должны проводиться при заданных условиях. Необходимо иметь в виду, что при емкостной нагрузке в схеме наблюдаются переходные процессы. В результате воздействий скачков сигнала через паразитную индуктивность между общим выводом микросхемы и общим проводом тестовой схемы, может приводить к существенному снижению помехоустойчивости. Числа без скобок указаны для питания 3,3 В, в скобках указаны значения для питания 2,5 В.

Рис. 8. Схема измерения параметров МАХ 3000А по переменному току

3.5. Временные характеристики микросхем MAX3000A

Временные характеристики микросхем MAX3000A могут анализироваться средствами САПР фирмы Altera или средствами различных популярных САПР (EDA).

Временная модель MAX3000A показана на рис. 10. Микросхемы MAX3000A имеют предсказуемые внутренние задержки, что позволяет разработчику учитывать наиболее неблагоприятные условия при проектировании микросхемы. Программное обеспечение позволяет проводить моделирование с учетом временных параметров, прогнозировать транспортные задержки и производить детальный анализ временных характеристик реализуемого на ПЛИС проекта.

Рис. 9. Временная модель микросхемы МАХ 3000А

С использованием временной модели и параметров конкретной микросхемы могут быть получены временные характеристики любого сигнала. Внешние временные параметры, которые представляют транспортные задержки от вывода к выводу, определяются как сумма внутренних параметров. Соотношения между внутренними и внешними временными параметрами показаны на рис. 11.

Временные характеристики семейства МАХ3000А типов EPM3032A, EPM3064A, EPM3128A и EPM3256A приведены в таблицах 13 - 20.

Рис. 10. Временные диаграммы переключений МАХ3000А

Таблица 9. Внешние временные характеристики микросхем МАХ3000А

Таблица 10. Внутренние временные характеристики микросхем МАХ3000А

Таблица 11. Внешние временные параметры микросхемы EPM3064A

Таблица 12. Внутренние временные параметры микросхемы EPM3064A

Таблица 13. Внешние временные параметры для EPM3128A

Таблица 14. Внутренние временные параметры для EPM3128A

Таблица 15. Внешние временные параметры для EPM3256A

Таблица 16. Внутренние временные параметры для EPM3256A

Примечания к таблицам 9-16:

1. Указанные значения определены при рекомендованных условиях, приведенных в таблице 10

2. Указанные значения определены для ПМС при подключении одного блока LAB (16 макроячеек). Введение каждого дополнительного блока LAB добавляет к t_PIA задержку в 0.1 нс.

3. Это минимальная длительность импульса глобальных сигналов предустановки (preset) и очистки (clear). Если очистка или сброс сигнала вносит задержку t_LAD, то к этой минимальной длительности должна быть добавлена задержка t_LPA.

4. Параметры измерены при реализации в каждом блоке LAB 16-ти разрядного счетчика с параллельной загрузкой.

5. Для макроячеек, работающих в режиме малого потребления (low-power mode), к задержкам t_LAD, t_LAC, t_IC, t_EN, t_SEXP, t_ACL, и t_CPPW добавляется задержка t_LPA.

3.6. Эксплуатационные режимы

Предельные эксплуатационные параметры микросхем МАХ3000А приведены в таблицах 9 - 12. Надстрочными индексами в круглых скобках обозначены примечания, приведенные после таблицы 12.

Таблица 17. Предельные эксплуатационные параметры МАХ3000А⁽¹⁾

Таблица 18. Рекомендуемые режимы эксплуатации микросхем МАХ3000А

Таблица 19. Рекомендуемые режимы МАХ3000А по постоянному току⁽⁴⁾

Таблица 20. Емкости выводов микросхем МАХ3000А⁽⁸⁾

Замечания к таблицам 17-20:

1. См. раздел "Operating Requirements for Altera Devices Data Sheet".

2. Минимальное входное напряжение составляет 0.5 В. Во время переходных процессов напряжение на входах может не достигать 2.0 В или превосходить 5.75 В (при входных токах менее 100 мА и периодах менее 20 нс).

3. На все выводы, включая выделенные специализированные выводы, I/O-выводы, и выводы JTAG, сигналы могут подаваться до подачи напряжений питания VCCINT и VCCIO.

4. Эти величины определяются при рекомендованных условиях, как это показано в таблице 10

5. Параметр измеряется при условии, что 50% выходов имеют указанный ток. Параметр IOH относится к высокому логическому уровню TTL и CMOS.

6. Параметр измеряется при условии, что 50% выходов имеют указанный ток. Параметр IOL относится к низкому логическому уровню TTL и CMOS.

7. "Подтягивание" происходит во время ISP-программирования микросхем и при подаче питания на незапрограммированные микросхемы.

8. Емкость измерена при температуре 25°C и проверена только на образце. Максимальная емкость вывода OE1 (при программировании имеет высокий уровень) составляет 20 пФ.

9. Время POR для микросхем MAX3000A не превышает 100 мс.

Типовые выходные характеристики микросхем MAX3000A приведены на рис. 9.

Рис. 11. Выходные характеристики микросхем МАХ 3000А

3.7. Питание микросхем

3.7.1. Особенности включения питания микросхем МАХ3000А

Микросхемы MAX3000A могут работать со смешанным питанием. Напряжения питания VCCIO и VCCINT могут подаваться в любом порядке.

Входные сигналы могут подаваться на выводы микросхем MAX3000A без питания и также во время включения питания, без каких либо повреждений микросхем. Во время включения питания сигналы на выходах микросхемы MAX3000A отсутствуют. После достижения рабочих параметров питания микросхемы MAX3000A работают по алгоритму, запрограммированному пользователем.

3.7.2. Параметры энергопотребления

Потребляемая мощность при частоте (f_MAX , в мГц) микросхем MAX3000A расчитывается согласно следующему выражению

P=P_INT+P_IO=I_CCINT*V_cc+P_IO         (1)

Величина P_IO, которая зависит от выходной нагрузки микросхемы и частоты переключения, может быть расчитана по методике, приведенной в Application Note AN74: "Evaluating Power for Altera Devices".

Величина I_CCINT зависит от частоты переключения микросхемы и реализуемых ею логических функций. Величина I_CCINT расчитывается согласно следующему выражению

I_CCINT=(A*MC_TON)+[B*(MC_DEV-MC_TON)]+(C*MC_USED*f_MAX*tog_LC)         (2)

В выражении (2) обозначено:

1. MC_TON - Количество макроячеек с включенной опцией TurboBit (указывается в генерируемом САПР MAX+PLUS II файле отчета (Report File) [*.rpt]);

2. MC_DEV - Количество макроячеек в микросхеме;

3. MC_USED - Общее количество макроячеек (также указывается в файле отчета *.rpt);

4. f_MAX - Максимальная частота внутренних переключений (тактовая частота);

5. tog_LC - Средний процент логических ячеек, синхронизируемых каждым тактовым сигналом (обычно 12.5%);

6. A, B, C - константы (см. таблицу 21).

Выражение (2) позволяет оценить величину тока I_CC в типовых условиях при реализации в каждом блоке LAB 16-ти разрядного реверсивного счетчика с параллельной загрузкой и входом разрешения счета.

Реальная величина тока потребления отличается для разных экземпляров микросхем и зависит от условий их применения - поэтому точное значение I_CC можно получить только измерениями.

Типовые зависимости потребляемого тока частоты внутренних переключений приведены на рисунках 12,13.

Таблица 21. Константы выражений для потребляемого тока MAX3000A

3.8. Выводы микросхем

Расположение выводов различных корпусов микросхем MAX3000A показано на рис. 14 - 17.

Подробную информацию можно получить на сайте фирмы Altera (http://www.altera.com) или же в поставляемой на CD-ROM библиотеке "Altera Digital Library".

Рис. 12. Зависимость потребляемого тока от частоты переключений

Рис. 13. Зависимость потребляемого тока от частоты переключений

Рис. 14. Схемы расположения выводов 44-выводных корпусов PLCC/TQFP

Рис. 15. Схема расположения выводов 100-выводного корпуса TQFP

Рис. 16. Схема расположения выводов 144-выводного корпуса TQFP

Рис. 17. Схема расположения выводов 208-выводного корпуса PQFP

4. Приложения

4.1. Рекомендуемая документация фирмы Altera

4.1.1. Общая информация (General Information)

• Introduction

• Ordering Information

4.1.2. Руководства по выбору микросхем (Selector Guides)

• Component Selector Guide

4.1.3. Технические описания (Data Sheets)

• Altera Device Package Information Data Sheet

• Altera Programming Hardware Data Sheet

• BitBlaster Serial Download Cable Data Sheet

• ByteBlasterMV Parallel Port Download Cable Data Sheet

• Configuration Elements Data Sheet

• MasterBlaster Serial/USB Communications Data Sheet

• MAX 3000A Programmable Logic Device Family Data Sheet

• Operating Requirements for Altera Devices Data Sheet

4.1.4. Руководства по применению (Application Notes)

• AN 39 IEEE 1149.1 (JTAG) Boundary-Scan Testing in Altera Devices

• AN 42 Metastability in Altera Devices

• AN 74 Evaluating Power for Altera Devices

• AN 80 Selecting Sockets for Altera Devices

• AN 81 Reflow Soldering Guidelines for Surface-Mount Devices

• AN 85 In-System Programming Times for MAX Devices

• AN 88 Using the Jam Language for ISP & ICR via an Embedded Processor

• AN 95 In-System Programmability in MAX Devices

• AN 100 In-System Programmability Guidelines

• AN 107 Using Altera Devices in Multiple Voltage Systems

• AN 132 Implementing Multiprotocol Label Switching with Altera PLDs

4.1.5. Справочные каталоги (Catalogs)

• AMPP Catalog

• LPM Quick Reference Guide

4.1.6. Технические резюме (Technical Briefs)

• TB 24 The Advantages of LPM

• TB 28 Advantages of ISP-Based CPLDs

• TB 32 ISP Programming Methods & Ordering Codes

4.1.7. Дополнительная информация (White papers)

• Configuring PLDSs with Flash Memory White Paper

• Implementing LED Drivers In MAX Devices White Paper

4.2. Глоссарий

• AHDL - Altera Hardware Description Language (язык описания аппаратуры фирмы Altera).

• BST - Boundary Scan Test (тестовое периферийное сканирование цифровых устройств).

• ByteBlaster - устройство и кабель загрузки конфигурирующих данных в микросхемы Altera через параллельный порт компьютера.

• EDA - Electronic Design Application (система автоматизированного проектирования электронных устройств САПР).

• EDIF - Electronic Design Interchange Format (стандартизованный EIA формат обмена данными электронных САПР).

• EEPROM - Electrically Erasable Programmable Read Only Memory (ППЗУ с электрическим стиранием информации).

• GAL - Generic Array Logic (ПМЛ с регистрами на выходе).

• HDL - Hardware Description Language (язык описания цифровой аппаратуры).

• ISP - In-system Programmability (Программируемость в системе).

• JTAG - Joint Test Action Group (объединенная группа по вопросам тестирования цифровых схем).

• LPM - Libraries Parameterized MegaFunction (библиотечная параметризованная мегафункция).

• MAX - Multiple Array Matrix (матрица множественных массивов логических элементов).

• Open Drain - Открытый сток.

• PAL - Programmable Arrays Logic (программируемая матричная логика - ПМЛ).

• PCB - Printed Circuit Board (печатная плата).

• Product-Term - Коньюктивный терм.

• Report File - Файл отчета.

• TCK - Test Clock (тактовый синхровход JTAG).

• TDI - Test Data Input (вход тестовых данных JTAG).

• TDO - Test Data Output (выход тестовых данных JTAG).

• Verilog HDL - Verilog Hardware Description Language (язык описания аппаратуры фирмы Cadence).

• VHDL - Very High Speed Hardware Description Language (язык описания аппаратуры - стандарт IEEE).

• ПЛИС - Программируемая логическая интегральная схема.

• ПМЛ - Программируемая матричная логика.

• ППЗУ - Программируемое постоянное запоминающее устройство.

• САПР - Система автоматизированного проектирования.

• СБИС - Сверхбольшая интегральная схема.