Лекция 1.5. Разрядно-модульные и однокристальные регистровые арифметико-логические устройства

По способу наращивания разрядности различают разрядно-мо- дульные и однокристальные РАЛУ. В разрядно-модульных РАЛУ разрядность наращивают аппаратно посредством добавления в структуру однотипных секций. В однокристальных РАЛУ наращивание разрядности производят программным путем. Следствием этих отличий является более высокое быстродействие разрядно-модульных РАЛУ, поскольку они обеспечивают параллельное выполнение операций. Однако разрядно-модульные РАЛУ требуют больших аппаратных затрат.

Рассмотрим структурные и функциональные особенности РАЛУ обоих типов на примерах. Условимся, что все элементы приводимых далее структур — 4-разрядные.

Регистровое арифметико-логическое устройство разрядно-модульного типа

Основу структуры разрядно-модульного РАЛУ (рис. 1.5.1) составляет комбинационная схема АЛУ, на вход которой подаются два операнда, представляющие собой содержимое регистра 1 (Рг. 1) и регистра 2 (Рг. 2). Рг. 1 имеет два режима (записи и чтения) и способен принимать данные как из блока РОН, так и от внешних устройств (ВУ), что реализуется с помощью мультиплексора. Рг. 2 имеет четыре режима (записи, чтения, сдвига влево и сдвига вправо) и принимает данные только из блока РОН. Результат операции может быть записан в блок РОН и в регистр AC, с выхода которого информация попадает к внешним устройствам.

Определим состав и назначение управляющих сигналов для данной структуры РАЛУ и рассмотрим примеры наращивания разрядности и формирования микрокоманд и микропрограмм.

Сигналы / , 0, 3 предназначены для управления режимами чтения/записи блока РОН, Рг. 1 и AC соответственно: 0 — чтение информации; 1 — запись.

Мультиплексор управляется сигналом : при = 0 на вход Рг. 1 подаются данные из блока РОН, при = 1 — от внешних устройств.

43

От ВУ

Рис. 1.5.1. Пример структуры разрядно-модульного РАЛУ

Блок РОН представляет собой синхронное ОЗУ статического типа, содержащее набор регистров. Для выбора нужного регистра используются линии адреса ADR.

Для выбора режима работы Рг. 2 используется пара управляющих сигналов:

00 — чтение;

01 — сдвиг влево;

{ 1, 2} = 10 — сдвиг вправо;

11 — запись.

При сдвигах применяются две пары сигналов:

ISR — значение разряда, подаваемого на вход регистра при сдвиге вправо;

ISL — значение разряда, подаваемого на вход регистра при сдвиге влево;

OSR — значение разряда, появляющееся на выходе регистра при сдвиге вправо;

OSL — значение разряда, появляющееся на выходе регистра при сдвиге влево.

44

При выполнении арифметических операций используются бит переноса из предыдущей секции РАЛУ 0, бит переноса в следующую секцию 4 и подготовительные функции первого порядка 1, 1.

Все описанные сигналы можно разделить на три категории: информационные, управляющие и сигналы синхронизации.

Информационные сигналы: шина от ВУ, 0, ISL, ISR (входные), шина к ВУ, 4, 1, 1, OSR, OSL (выходные).

Сигналы управления: 0, 1, 2, 3, / , ADR, , . Сигнал синхронизации: clk.

На рис. 1.5.2 приведен пример наращивания разрядности с помощью СУП (показаны только те сигналы, которые задействованы при увеличении разрядности). Управляющие и информационные сигналы поступают на все секции параллельно. Блок РОН, Рг. 1, Рг. 2, AC увеличивают разрядность пропорционально количеству использованных секций. При выполнении арифметических операций каждая секция РАЛУ формирует подготовительные функции первого порядка 1,1, которые поступают на входы СУП. Для организации операций сдвига требуются связи между соответствующими парами сигналов OSR, ISR и OSL, ISL.

Рис. 1.5.2. Наращивание разрядности разрядно-модульного РАЛУ

спомощью СУП

Втабл. 1.5.1 представлены примеры формирования микрокоманд

имикропрограмм для рассмотренной структуры РАЛУ.

45

вместо этого происходит трансляция операнда на выход комбинационной схемы. Это действие обеспечивается выполнением логической операции, задаваемой управляющим сигналом 3 = 0, 2 = 0, 1 = 0,0 = 0. Значение бита переноса из предыдущей секции не влияет на результат. Все регистры, не задействованные в данной операции, должны хранить свое текущее значение, поэтому 0 = 1 = 2 = 3 = = 0. На управляющие входы блока РОН подаются адрес и сигнал записи / = 1. Состояние сигнала, управляющего мультиплексором, не оказывает влияния на результат, поскольку для выполнения данной операции неважно входное значение Рг. 1.

Пример 1.5.2. Выполнение арифметических или логических операций над содержимым Рг. 1 и Рг. 2 с размещением результата в AC и РОН с адресом . Рг. 1 и Рг. 2 находятся в режиме чтения 0 = 1 = 2 = 0. Блок РОН и регистр AC находятся в режиме записи / = 3 = 1. Запись в блок РОН осуществляется по адресу, поэтому ADR = . Сигналы , , 0 задают тип выполняемой операции. Состояние сигнала, управляющего мультиплексором, не оказывает влияния на результат.

Пример 1.5.3. Передача информации от ВУ в Рг. 1. В этой операции активными являются Рг. 1 и мультиплексор: 0 = 1, = 1. Сигналы управления АЛУ не влияют на результат. Все элементы памяти, за исключением Рг. 1, находятся в режиме чтения / = 1 = = 2 = 3 = 0.

Пример 1.5.4. Запись информации из РОН с адресом в

Рг. 1 и Рг. 2. Эта операция аналогична предыдущей, за исключением режима мультиплексора и Рг. 2: = 0, 1 = 2 = 1. Данные из РОН выбираются по адресу , поэтому ADR = .

Пример 1.5.5. Сложение содержимого РОН с адресами ис размещением результата в РОН с адресом . Для выполнения этой операции необходимо составить микропрограмму из трех микрокоманд: размещение первого операнда в Рг. 1; размещение второго операнда в Рг. 2; выполнение операции сложения с сохранением результата в блоке РОН.

Анализ приведенных примеров показывает, что при составлении микрокоманд и микропрограмм необходимо следовать основному правилу: содержимое регистров, не участвующих в выполнении микрокоманды, должно быть сохранено или восстановлено без искажения данных.

47

Регистровое арифметико-логическое устройство однокристального типа

Наращивание разрядности однокристального РАЛУ производится только программным способом, для чего необходима определенная аппаратная поддержка. Поясним это на примере сложения двух 8-разрядных чисел с помощью 4-разрядного однокристального РАЛУ (рис. 1.5.3). Исходные операнды представляются в виде двух пар: 4-разрядных младших и старших частей чисел, тоесть каждое число занимает две ячейки РОН. Сначала выполняется сложение младших частей чисел с сохранением результата и значения бита переноса. Затем выполняется сложение старших частей чисел с учетом сохраненного значения бита переноса.

Рис. 1.5.3. Наращивание разрядности однокристального РАЛУ программным способом

Из приведенного примера видно, что для поддержки арифметических операций над числами с расширенной разрядностью в структуру

48

РАЛУ следует вводить элемент памяти для сохранения значения бита переноса.

Аналогичные рассуждения приводят нас к выводу о необходимости вводить элемент памяти и для сохранения битов сдвига. Помимо ввода элементов памяти нужна организация мультиплексирования сигналов ранее сохраненного арифметического переноса и значения0, подаваемого извне.

На рис. 1.5.4 представлен пример структуры однокристального РАЛУ. По сравнению с разрядно-модульным РАЛУ в данной структуре появились дополнительные элементы, цепи и управляющие сигналы.

Цепи переноса включают триггер 1 и логические элементы 1, 2. Сигнал обеспечивает фиксацию значения разряда переноса в триггере 1.

Цепи сдвига включают триггер 2 и логические элементы 3, 4, 5. Сигнал 2 реализует выбор сдвигаемого разряда (сдвиг влево, или сдвиг вправо). Сигнал 3 фиксирует сдвигаемый разряд в триггере 2. Сигнал 4 выбирает источник сдвига (внутреннний или поданный извне).

В табл. 1.5.2 приведены примеры формирования микрокоманд и микропрограмм для однокристального РАЛУ.

Пример 1.5.6. Сдвиг влево содержимого Рг. 2 на один разряд с запоминанием результата сдвига и использование ранее запомненного разряда. При выполнении данной операции активными элементами являются Рг. 2, триггер 2 и логические вентили 3, 4, 5:1 = 0, 2 = 1, 2 = 3 = 4 = 1. Элементы памяти, не задействованные в выполнении операции, находятся в режиме чтения.

Пример 1.5.7. Сложение двух операндов и , младшие части которых находятся в РОН с адресами 1 и 2, а старшие части — в РОН с адресами 3 и 4 соответственно, с размещением результата в РОН 1 и 2. Данная операция требует составления микропрограммы, реализующей следующую последовательность действий: размещение младших частей операндов в Рг. 1 и Рг. 2; сложение содержимого Рг. 1 и Рг. 2 с сохранением результата в РОН с сохранением значения бита переноса в триггере 1; размещение старших частей операндов в Рг. 1 и Рг. 2; сложение содержимого Рг. 1 и Рг. 2 с использованием ранее сохраненного значения бита переноса и сохранением результата в РОН.

49

Таблица 1.5.2

Примеры формирования микрокоманд и микропрограмм для однокристального РАЛУ