4.2. Шифратор Шифратор представляют собой логическую схему, имеющую nвходов иmвыходов

CD

D1

D2

D3 Q1

Q2

. . . . . .

Qm

Dn

Обычно выполняется соотношение

n=2^m

Для простого шифратора предполагается, что только на один вход подана логическая единица, значения остальных входов равно нулю. Алгоритм работы шифратора достаточно прост: На выходах Q формируется номер шины, на которую подана единица. Например, для восьмивходового шифратора, если D6=1, а значения остальных входов =0, выходной сигнал будет равен 6, т.е. Q1=0, Q2=1 и Q3=1.

Обычно шифраторы реализуются на элементах многовходовой логики «ИЛИ». Пример простого шифратора приведён на рис. 4.2.1. Данная схема при отсутствии сигналов на входах формирует выходной код «000». При появлении единицы на одном из входов D1D4, значение выходной шины будет равно номеру входа, на который подана единица.

Рис. 4.2.1. Схема простого шифратора.

Временная диаграмма работы шифратора приведена на рис 4.2.2.

Рис 4.2.2. Временная диаграмма работы шифратора.

4.3. Демультиплексор Демультиплексор представляют собой логическую схему, имеющую один информационный вход, mвходов адреса иnвыходов.

DMUX

D Q1

A1 Q2

. . . . . .

Am Qn

Обычно выполняется соотношение

n=2^m

Демультиплексор имеет следующий алгоритм работы. С входного вывода D информация передаётся на выход Qi, номер которого, определяется адресом. Например, для восьмивыходного демультиплексора если входной адрес равен пяти (A1=1, A2=0, A3=1) то Q5=D.

Обычно демультиплексоры реализуются на элементах многовходовой логики «И». Пример простого демультиплексора приведён на рис. 4.3.1.

Рис. 4.3.1. Схема демультиплексора.

Временная диаграмма работы демультиплексора приведена на рис. 4.3.2.

Рис. 4.3.2. Временная диаграмма работы демультиплексора.

4.5. Сумматоры

Сумматоры являются очень широко распространёнными схемами, позволяющими реализовать операцию арифметического сложения чисел, представленных в двоичной системе. Очень часто многоразрядные сумматоры строятся из одноразрядных, работающих с двумя разрядами складываемых чисел. Одноразрядный сумматор имеет два входа текущих разрядов A и B, а также вход переноса из предыдущего разряда (PP).

PP S

A

B P

Выходами одноразрядного сумматора являются выход суммы текущего разряда (s) и выход переноса в следующий разряд (p).

Таблица истинности схемы одноразрядного сумматора имеет следующий вид.

A	B	PP	S	P
0 1 0 1 0 1 0 1	0 0 1 1 0 0 1 1	0 0 0 0 1 1 1 1	0 1 1 0 1 0 0 1	0 0 0 1 0 1 1 1

Существует множество схемотехнических реализаций одноразрядного сумматора. Рассмотрим одну из них, состоящую из схемы формирования переноса, представленной на рис 4.5.1 и схемы формирования суммы, представленной на рис 4.5.2.

Рис 4.5.1. Схема формирования переноса.

Рис 4.5.2. Схема формирования суммы.

Используя представленные блоки можно легко строить многоразрядные сумматоры требуемого размера. Пример построения четырехразрядного сумматора приведен на рис. 4.5.3

Рис 4.5.3. Схема четырехразрядного сумматора.

На схеме, представленной на рисунке 4.5.3. схемы формирования суммы и переноса младшего разряда упрощены, так как для него отсутствует вход переноса.

Временная диаграмма работы такого сумматора представлена на рис 4.5.4.

Рис 4.5.4. Временная диаграмма работы четырехразрядного сумматора.