|
Структура процессора Itanium |
||||||||||
|
|
|
КЭШ команд L1 и механизм |
БПА команд, |
|
Декодирование |
|||||
|
|
|
|
выборки/выборки с |
|
||||||
|
|
|
|
|
упреждением |
|
буфер TLB |
|
и |
||
Прогнозирование |
|
|
|
|
|
|
|
|
|
управление IA-32 |
|
ветвления |
|
|
|
|
|
|
|
|
|
|
|
|
|
Буфер |
|
|
|
|
8 связок |
|
|
||
|
|
разделения |
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
||
|
|
B |
B |
B |
M |
M |
I |
I |
F |
F |
|
|
|
|
Стек регистров / вращение регистров |
|
|
||||||
|
|
Регистры |
|
|
128 целочисленных |
Кэш L3 (внутри- платный) |
|
||||
|
|
|
|
|
128 регистров ПТ |
||||||
|
|
прогнозирования и |
|
регистров |
|
|
|
||||
|
|
ветвления |
|
|
|
|
|
|
|
|
|
исключений |
|
Блоки |
|
Целочисл. и ММ |
|
|
|
|
Функц. |
||
|
Блоки ветвле- |
|
функц. блоки |
|
|
|
|
Блоки ПЗ |
|||
Прогнозирование,обработка |
|
|
|
|
|
|
|
|
|||
|
ветвленияБлоки ветвле- |
|
|
|
|
Кэш |
|
|
блоки ПТ |
||
|
|
ния |
|
|
|
|
|
|
|
||
|
|
ния |
|
|
|
|
|
данных L1 |
|
|
|
|
|
|
|
|
|
|
|
и БПА |
ALAT |
|
|
|
|
|
|
|
|
|
|
данных |
Блоки |
||
|
|
|
|
|
|
|
|
|
|
|
умножения с |
|
|
|
|
|
|
|
|
( включая |
|
|
накопл. |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
TLB) |
|
|
|
|
|
|
Контроллер системной шины |
|
|
|
|||||
ядро |
|
|
|
|
|
|
|
Ширина шины 64 бита; 266МГц |
|||
Характеристики процессора Itanium
На базе архитектуры EPIC;
Масштабируемость до 512 процессоров;
Память |
PC100; |
КЭШ |
1-го уровня: 32КБ; |
|
2-го уровня: 96КБ; |
|
3-го уровня: 2МБ, 4МБ; |
Частота интерфейса |
|
ввода/вывода |
PCI-66 МГц; |
Частота системной шины |
266МГц. |
Регистры процессора Itanium
Для обеспечения высокой производительности
архитектура Itanium обладает следующими ресурсами:
128 64-битных регистров общего назначения GR0-GR127;128 82-битных вещественных регистров FR0-FR127;
64 1-битных предикатных регистра PR0-PR63;
8 64-битных регистров ветвлений BR0-BR7;
специальные прикладные регистры AR0-AR127, среди
которых регистры поддержки циклов и вызовов функций;
набор системных регистров рррррррр рррррррр рррррр
рррррр ррррррр TLB, управляющие CR0-CR81 и ряд других.
Набор прикладных регистров процессора Itanium
Регистры общего назначения Регистры плавающей точки Предикаты |
Регистры ветвлений |
|
|
gr0 |
63 |
0 nats |
fr0 |
81 |
0 |
pr0 |
|
|||||||
|
|
|
0 |
|
|
|
0 |
|
|
0.0 |
|
1 |
||||
|
|
|
|
|
|
|
|
fr1 |
|
pr1 |
||||||
|
|
gr1-3 |
|
|
|
|
|
|
|
|
1.0 |
|
|
|||
|
|
|
|
|
|
|
|
fr2-5 |
|
|
pr2 |
|
||||
|
|
gr4 |
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
fr |
|
|
pr15 |
|
||
|
|
gr |
7 |
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
6-7 |
|
|
|
|
|
|
|
gr8 |
|
|
|
|
|
|
|
|
fr8 |
|
|
pr16 |
|
|
Рег. |
|
gr16 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
банк |
|
gr31 |
|
|
|
|
|
|
|
|
fr31 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
gr32 |
|
|
|
|
|
|
|
|
fr32 |
|
|
pr63 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
gr127 |
|
|
|
fr127 |
|
|
Идентификаторы процессора
63 |
0 |
br0 br1 br2
br7 
Указатель команд
63 |
0 |
|
IP |
Маркер текущего фрейма
37 0 CFM
Маска пользователя
50
Регистры данных монитора производительности
63 |
0 |
63 |
0 |
||
cpuid0 |
|
|
pmd0 |
|
|
cpuid1 |
|
|
pmd1 |
|
|
|
|
|
|
||
cpuidn |
|
|
pmdm |
|
|
|
|
|
|
||
Используются при выполнении программ IA–32 
Не используются при выполнении программ IA–32
Прикладные регистры
ar0 |
KR0 |
|
ar7 |
|
|
KR7 |
||
|
|
|
ar16 |
RSC |
|
|
|
|
ar17 |
BSP |
|
ar18 |
BSPSTORE |
|
ar19 |
RNAT |
|
ar21 |
|
|
FCR |
||
ar24 |
|
|
EFLAG |
||
ar25 |
CSD |
|
ar26 |
SSD |
|
ar27 |
CFLG |
|
ar28 |
FSR |
|
ar29 |
FIR |
|
ar30 |
FDR |
|
|
|
|
ar32 |
CCV |
|
|
|
|
|
|
|
ar36 |
UNAT |
|
|
|
|
ar40 |
FPSR |
|
ar44 |
|
|
ITC |
||
ar64 |
|
|
PFS |
||
ar65 |
LC |
|
ar66 |
EC |
|
ar127 |
|
|
|
|
|
Набор системных регистров процессора Itanium
Регистры региона
63
rr0 0
rr1
rr7
Регистры ключей защиты
63
pkr0 0
pkr1
pkrn
itr0 itr1
itrn
itc
Буфер TLB |
Регистр состояния процессора |
|
|||||||||
|
|
|
|
|
63 |
|
|
|
|
|
|
|
|
|
|
|
|
0 |
PSR |
|
|
cr0 |
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
||
|
|
|
dtr0 |
|
|
|
|
|
cr1 |
||
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
||||
|
|
|
dtr1 |
|
|
|
|
|
cr2 |
||
|
|
|
|
Регистры отладки |
cr8 |
||||||
|
|
|
|
||||||||
|
|
|
|
||||||||
|
|
|
|
|
|
||||||
|
|
|
dtrn |
|
прерываний |
cr16 |
|||||
|
|
|
|||||||||
|
|
|
|
|
63 |
|
|
|
|||
|
|
|
|
|
|
|
|
||||
|
|
|
dt |
ibr0 |
|
0 |
|
|
dbr0 |
cr |
17 |
|
|
|
|
|
|
||||||
|
|
|
ibr1 |
|
|
|
|
|
|||
|
|
|
c |
|
|
|
|
dbr1 |
cr19 |
||
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|||||
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
cr20 |
|
|
|
|
|
ibrn |
|
|
|
|
dbrn |
cr21 |
|
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
||||
|
|
|
|
|
|
|
|
cr22 |
|||
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
cr23 |
|
|
|
|
|
|
|
|
|
|
|
cr24 |
|
|
|
|
|
Регистры конфигурации |
cr25 |
||||||
|
|
|
монитора производительности |
|
|
||||||
|
|
|
|
pmc |
63 |
|
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
0 |
|
|
|
|
|
|
|
|
|
|
|
pmc1 |
|
|
|
|
|
cr64 |
|
|
|
|
|
pmcn |
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
cr81 |
||
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
||
Регистры
управления
DCR
ITM
IVA
PTA
IPSR
ISR
IIP
IFA
ITIR
IIPA
IFS
IIM
IHA
Управляющие
регистры
внешних
прерываний
Конвейер процессора Itanium.
Количество ступеней конвейера - 10.
|
Входной каскад |
|
|
|
|
|
|
Ядро выполнения |
|
Параллельно выполняется до 6 |
|||||||
|
Выборка/выборка с |
|
|
|
|
|
|
4 однотактовых |
|
команд в течение одного такта. |
|||||||
|
упреждением 6 |
|
|
|
|
|
|
|
|
|
АЛУ, 2 опер. |
|
•формирование адреса следующей |
||||
|
|
|
|
|
|
|
считывания/записи |
|
|||||||||
|
команд/такт |
|
|
|
|
|
|
|
|
|
|||||||
|
Предсказание |
|
|
|
|
|
|
|
|
|
|
|
Загрузка с |
|
команды (IP generation), |
||
|
ветвления |
|
|
|
|
|
|
|
|
|
|
|
опережением |
|
•фиксация команд (FET – fetch), |
||
|
|
|
|
|
|
|
|
|
Прогнозирование и |
|
|||||||
|
|
|
|
|
|
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
ветвление |
|
•загрузка команд (ROT – instruction |
|
|
|
|
|
|
|
|
|
|
|
|
NaT/исключения/ |
|
|||||
|
|
|
|
|
|
|
|
|
|
|
Запись результата |
|
rotation), |
||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
•разворачивание команд (EXP – |
|
IP |
FE |
RO |
EXP |
RE |
WLD |
REG |
EX |
|
|
DE |
WR |
|||||
|
G |
T |
T |
|
|
|
N |
|
|
|
E |
|
|
T |
B |
expand), |
|
|
|
|
|
|
|
|
|||||||||||
|
|
|
|
|
Доставка команд |
Доставка |
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
•переименование регистров (REN |
||||
|
|
|
|
|
Распределе-ние |
операндов |
|
|
|
|
|
|
|||||
|
|
|
|
|
6 команд по 9 |
|
Чтение и обход |
|
|
|
|
|
|
register rename), |
|||
|
|
|
|
|
портам |
|
регистрового |
|
|
|
|
|
|
|
|||
|
|
|
|
|
Перераспр. |
|
|
файла |
|
|
|
|
|
|
•декодирования (WLD – word line |
||
|
|
|
|
|
регистров |
|
Прогнозирова |
|
|
|
|
|
decode) , |
||||
|
|
|
|
|
Сохранение |
|
|
|
|
|
|
||||||
|
|
|
|
|
|
|
|
ние |
|
|
|
|
|
|
|
||
|
|
|
|
|
содержимого |
|
зависимостей |
|
|
|
|
|
|
•чтения содержимого регистров (REG |
|||
|
|
|
|
|
регистров |
|
|
|
|
|
|
|
|
|
|
– register read), |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
•непосредственно исполнение (EXE), |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
•определения исключений (DET – |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
exception detection), |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
•запись изменений (WRB – write |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
back), если всё нормально. |
Структура процессора Itanium 2 |
||||||
|
КЭШ команд L1 и механизм |
БПА команд, |
|
|||
|
|
выборки/выборки с |
|
|||
Прогнозирование |
упреждением |
|
буфер TLB |
Декодирование |
||
|
|
|
|
|||
|
|
|
|
и |
||
ветвления |
|
|
|
|
|
|
|
|
|
|
|
управление IA-32 |
|
|
Буфер |
|
|
|
|
|
|
|
|
8 связок |
|
||
|
разделения |
|
|
|
||
|
|
|
|
|
|
|
|
B B B |
M M M M |
I |
I |
F F |
|
|
|
Стек регистров / вращение регистров |
|
|
||
|
Регистры |
128 целочисленных |
|
128 регистров ПТ |
||
|
прогнозирования и |
регистров |
|
|
||
|
ветвления |
|
|
|
|
|
исключений |
Блоки |
Целочисл. и ММ |
|
|
|
Функц |
|
|
|
|
|||
обработка Прогнозирование, Блоки |
функц. блоки |
|
Кэш данных |
|
Блоки ПЗ |
|
|
ветвленияБлоки |
|
|
блоки ПТ |
||
|
ветвле-ния |
|
|
L1 |
|
|
|
ветвле-ния |
|
|
|
|
|
|
|
|
|
и БПА |
|
|
|
|
|
|
данных |
ALAT |
Блоки |
|
|
|
|
(включая |
||
|
|
|
|
|
||
|
|
|
|
TLB) |
|
умножения с |
|
|
|
|
|
накопл. |
|
|
|
|
|
|
|
|
|
Контроллер системной шины |
|
|
|
|
|
|
|
|
|
Ширина шины 128 бит; 400МГц. |
||
Характеристики процессора Itanium 2
На базе архитектуры EPIC;
Усовершенствованная архитектура машинной проверки (MCA) с расширенными возможностями кода коррекции
ошибок (ECC); |
|
КЭШ |
1-го уровня: 32КБ (команд и данных); |
|
2-го уровня: 256КБ; |
|
3-го уровня: 6МБ, 4МБ и 3МБ (встроенная); |
Частота интерфейса |
|
ввода/вывода |
PCI-66 МГц; |
Частота системной шины 400МГц, 128-разрядная;
пропускная способность: 6,4 ГБ/с;
|
|
Конвейер процессора Itanium 2 |
||||||
|
|
|
|
|
|
|
|
Количество ступеней |
Входной каскад |
|
|
|
|
Ядро |
конвейера - 8. |
||
Выборка/выборка с |
|
|
|
выполнения |
Параллельно обрабатывается до 6 |
|||
|
|
|
4 однотактовых |
|||||
упреждением 6 |
|
|
|
|
команд в течение одного такта. |
|||
команд/такт |
|
|
|
|
АЛУ, 2 опер. |
|||
Предсказатели |
|
|
|
считывания/записи |
Этапы конвейера |
|||
ветвления |
|
|
|
|
|
Загрузка с |
||
Разделяющий буфер |
|
|
|
опережением |
•формирование адреса следующей |
|||
|
|
|
|
|
Прогнозирование и |
|||
|
|
|
|
|
|
ветвление |
команды (IP generation), |
|
|
|
|
|
|
NaT/Исключения/ |
•загрузка команд (ROT – instruction |
||
|
|
|
|
|
|
|
Сброс |
|
IPG |
ROT |
EXP |
RE |
REG |
EX |
DE |
WR |
rotation), |
|
|
|
N |
|
E |
T |
B |
•разворачивание команд (EXP – expand), |
|
|
Доставка |
|
Доставка |
|
|
|
|
|
|
команд |
|
операндов |
|
|
|
•переименование регистров (REN register |
|
|
Распределе-ние |
Чтение и |
|
|
|
||
|
|
|
|
|
rename), |
|||
По сравнению 6 команд по 11 |
обход |
|
По сравнению |
|||||
с Itanium |
|
портам |
|
регистрового |
|
•чтения содержимого регистров (REG – |
||
отсутствует |
|
|
с Itanium |
|
||||
Перераспр. |
|
файла |
|
|
||||
этап FET |
|
регистров |
|
Регистр |
|
отсутствует |
register read), |
|
|
|
Сохранение |
|
Scoreboard |
|
этап WLD |
|
•непосредственно исполнение (EXE), |
|
|
|
|
|
|
|||
|
|
содержимого |
|
Прогнозируе- |
|
|
|
|
|
|
регистров |
|
мые |
|
|
|
• определения исключений (DET – |
|
|
|
|
зависимости |
|
|
|
|
|
|
|
|
|
|
|
|
exception detection), |
|
|
|
|
|
|
|
|
•запись изменений (WRB – writeback), если |
|
|
|
|
|
|
|
|
всё нормально. |
•По сравнению с Itanium отсутствуют этапы FET и WLD.
Формат «связки» (bundle) IntelрItanium
127 |
87 |
86 |
46 |
45 |
5 |
4 |
0 |
Область инструкции 2 |
Область инструкции 1 |
Область инструкции 0 |
Шаблон |
|
|||
(instruction slot 2) |
|
(instruction slot 1) |
|
(instruction slot 0) |
|
||
|
|
|
|
||||
Код операции |
Поле предикатов |
Поле # РОН Поле # РОН Поле # РОН |
|
||||
|
Шаблон (Template). |
|
Задает тип области |
|
инструкции и тип |
1.Имеется 5 типов областей инструкций (instruction |
самой инструкции. |
|
|
slot): M, I, F, B, и L; |
|
2.Имеется 6 типов инструкций: M, I, A, F, B, L;
3.Имеется 12 основных типов шаблонов: MII, MI_I, MLX,
MMI, M_MI, MFI, MMF, MIB, MBB, BBB, MMB, MFB.
Соответствие кода шаблона и типа области (слота) инструкции
Ограничители. Указывает на наличие ресурсной зависимости между предыдущими и последующими инструкциями