Книги / Книга Проектирование ВПОВС (часть 2)

Схема такого сумматора покатана на рис. 5.24.

Рис. 5.24

Он содержит ПЗУ и регистр переноса. Количество корпусов равно двум,

а время суммирования – времени считывания из ПЗУ. В [160] указывается, что при использовании ЭСЛ-технологии и диодов Шоттки время считывания может быть доведено до 10 нс. В настоящее время разработаны и выпускаются ПЗУ с временем считывания 30 нс. Таким образом, время суммирования 4-сумматора равно t = 30 нс + 10 нс. Для аналогичного сумматора эта цифра лежит в пределах 120 нс + 60 нс. Однако в сумматоре на ПЗУ нет управления входной информацией, как это сделано в сумматоре на рис. 5.23. Такое управление можно осуществить с помощью схем совпадения. Но в целом такой путь оказывается не эффективным.

Во-первых, растет число корпусов, так как из-за ограничения числа входов и выходов у микросхем количество схем совпадения в корпусе незначительно (обычно 4 двухвходовые схемы совпадения).

Во-вторых, увеличивается число слоев, через которые проходит сигнал и, следовательно, растет время суммирования.

Будем осуществлять управление входами непосредственно в ПЗУ, Для этого добавим в адрес чисто бит, равное числу входов сумматора y0 , y1 ,...ym .

Каждому информационному входу xi поставим в соответствие управляющий

322

вход yi следующим образом. Если yi 1, то во всех ячейках, в адреса которых xi входит как единица, она участвует в образовании суммы, если yi = 0, то переменная xi исключается из образования суммы во всех адресах, куда yi

входит как нуль. На рис. 5.25 изображен сумматор с управлением входной информацией. В ПЗУ записаны 16 таблиц типа табл. 5.1.

Здесь укажем, что большей частью объем ПЗУ ограничен. Обычно

4

x j используются ПЗУ объемом 256 х 4 или 256 х 8. Поэтому увеличение

j 1

числа входов сумматора требует увеличения числа ПЗУ. Например, при N = II

объем ПЗУ равен (222 х 4) бит, для построения которого необходимо 214 ПЗУ объемом (28 х 4) бит. Ясно, что метод формирования полной адресности ПЗУ неприемлем.

Используем два типа сумматоров на ПЗУ. В первом ПЗУ записана таблица для суммы единиц адреса, имеющих равные веса, здесь же осуществляется управление входной информацией. Во втором ПЗУ записана таблица суммы разрядов, как имеющих равные веса, так и разрядов, имеющих разные веса. Без единицы адреса определяются положением в адресе. На рис. 5.26 показана схема одиннадцати-входового сумматора. Постоянные запоминающие устройства 1, 2, 3 используются для суммирования одноименных разрядов и управления входной информацией. Соответственно ПЗУ4 и ПЗУ5 используются для суммирования разрядов с разными весами.

Веса разрядов представлены в поле ПЗУ на рис. 5.27. На рис. 5.28 показано обозначение N-входового сумматора. Рассматриваемый сумматор требует 5

корпусов ПЗУ и один корпус регистра, т. е. расход оборудования сокращается более чем в два раза по сравнению с сумматором на комбинационных сумматорах. При использовании ПЗУ объемом (2048 х 8) требуется всего два слоя ПЗУ, а их число уменьшается до четырех. Время суммирования одного разряда всех чисел равно t = 90 30 нс /(60 – 20 нс. )

N-входовой сумматор и его условное обозначение показан на рис. 5.27.

323

Невысокая сложность многовходового сумматора на ПЗУ позволяет его использовать и при параллельно-параллельном методе коммутации (1-Й метод).

Схема N-входового параллельного сумматора показана на рис. 5.28. Все ПЗУ

первого и второго слоя каждого разряда срабатывают одновременно, так как не зависят друг от друга.

Перенос, сформированный в младшем разряде, пробегает только через одно ПЗУ в каждом разряде. Время суммирования в таком сумматоре равно

алгоритма, показана на рис. 5.29. Процессорный элемент включает схему умножения, осуществляющую перемножение операторов А и В/Д, арифметико-

логическое устройство САЛУ), которое настроено на выполнение операций накопления (суммирования), выделение остатка и формирования приращения

(логическое умножение), блок деления, выполнявший операцию деления (В/Д),

и блоки формирования операторов А и Б. Шинные интерфейсы на выходе АЛУ1 использованы дня согласования выхода AЛУ с шинами связи узловых процессоров.

Особенностью вычислительного процесса в интегродифференци-

рующих системах с узловым распараллеливанием и структурным программ-

мированием является распределение команд и данных по решающим элементам узлового процессора и синхронный характер вычислений. Следует отметить,

что на весь период решения ПЭ настраивается на выполнение только одной

операции, а само решение ведется да шагам. Число шагов (N) зависит от

326

Таблица 5.2

В большинстве случаев решение осуществляется на равномерных или неравномерных сетках, расстояние между соседними точками которых не изменяется при решении, что позволяет вычислить величину 1/Д во время загрузки, сохраняя её значение в процессе решения неизменным. Если же решение осуществляется на подвижных сетках, расстояние между соседними точками которых изменяется в зависимости от номера шага интегрирования, то

329