Книги / Книга Проектирование ВПОВС (часть 2)

Схема соответствующего сдвигающего устройства и временная

диаграмма работы устройства показаны ниже.

а - схема сдвига

б – временная диаграмма

Сигналы С1…Cn соответствуют времени прохождения одноименных разрядов, С0 – тактирующая серия.

Временная диаграмма сдвига числа.

Синхросерии С1, С2, С3,…, Сn совпадают по времени прохождению разряда, номер которого совпадает с индексом серии.

211

3.6.4. Параллельный сумматор в ДИЗСС

Необходимость параллельного сумматора в ДИЗСС возникает при построении схемы умножения. Отметим, что в отличие от параллельных сумматоров в позиционных системах счисления в ДИЗСС необходимо суммировать не только разрядные единицы, но и перенос из ближайшего разряда и перенос через разряд. В результате сумматор имеет три уровня суммирования.

На первом уровне складываются цифры разрядов и формируются три числа, соответственно текущая сумма S1, перенос П1 и перенос через разряд С0.

При этом вводятся следующие ограничения:

- числовые разряды суммы всегда положительны или равны нулю, т.е.

множество S1 {0, 1};

- числовые разряды переноса всегда отрицательны или равны нулю, т.е.

множество П1 {0, 1 }.

При этом отметим, что в соответствии с табл. 3.9 сложения возможен перенос и через разряд С0 {0, 1}. Этот перенос всегда положителен и суммируется на третьем уровне.

На втором уровне суммируются разряды соответственно суммы и переноса в старший соседний разряд. Ограничения на втором уровне меняются на обратные, т. е. множество цифр суммы S2 {0, 1 }, а П2 {0, 1}. Таблица сложения цифр имеет вид

Две ** означают запрещённую комбинацию.

На третьем уровне осуществляется суммирование суммы S2, П2 и

переносов С0, возникших на первом уровне. Таблица сложения имеет вид

212

Соответственно параллельный сумматор состоит из трех слоев

комбинационных сумматоров (рис. 3.31).

На первом слое стоят комбинационные сумматоры, аналогичные последовательным сумматорам. На втором и третьем слоях стоят комбинационные схемы преобразования разрядов. Сумматор обладает тем преимуществом, что время суммирования не зависит от разрядности и равно

задержке сигнала в цепи СМ1+В1+В2.

S

Рис. 3.31

Рассмотрим ряд примеров.

213

массиву положительных единиц с полным переносом, пример 3.18 – сложению

отрицательных массивов, пример 3.19 – сложению положительных массивов, в

примере 3.20 рассматривается произвольный случай.

Для определения фактической задержки сигнала построим таблицу

истинности и синтезируем логические выражения для сумматоров СМ, В1 и В2.

214

Из логической схемы сумматора следует, что максимальная задержка сигнала в сумматорах не превышает 6 , где – задержка одного логического элемента.

Возможно построение параллельного сумматора и на основе сумматоров с переносами. Рассмотрим сумму S=X+Y. В избыточной системе счисления имеем S=X++X–+Y++Y–. Сгруппируем положительные и отрицательные числа.

Тогда, S+=X++Y+; S–=X–+Y–.

При выдаче результата необходимо в одноименных разрядах,

содержащих + 1 и – 1, заменить их на нули.

1 2 3 4 5 6 7 8 s+= 0 1 1 0 1 0 1 0 s–= 0 1 0 0 1 1 0 0

s = s+ + s– = 0 0 1 0 0 1 1 0

Сумматор представлен на рис. 3.32. Он содержит два комбинационных параллельных сумматора и схему устранения двух единиц в одном разряде.

217

Так как одновременное суммирование невозможно на сумматоре двух

чисел, то произведение получается последовательным суммированием ЧП: