3.3.2. Синхронный rs триггер

На Рис.3.15. представлено условное обозначение (а), схема (б), и диаграмма работы (в) синхронного RS триггера.

а)	б)	в)
Рис.3.15. Условное обозначение (а), схема (б), и диаграмма работы (в) синхронного RS триггера

Как видно из диаграммы до прихода тактовых триггер находится в состоянии 1 (выход Q=1). В момент времени t1 на вход С поступает импульс синхронизации, в этот момент времени на входе R триггера присутствует сигнал логической 1, а на входе S сигнал логического 0, что вызывает переключение триггера в состояние «0» по прямому выходу Q.

В момент времени t2 на вход С поступает следующий импульс синхронизации, в этот момент времени на входе S триггера присутствует сигнал логической 1, а на входе R сигнал логического 0, что вызывает переключение триггера в состояние «1» по прямому выходу Q.

В момент времени, когда на входах R и S триггера присутствует одновременно сигнал логической 1 переход триггера в запрещенную комбинацию не осуществляется в связи с тем, что отсутствует импульс синхронизации на входе С.

Работу синхронного RS триггера можно описать таблицей истинности 3.4.

Таблица 3.4.

St	Rt	Сt	Qt	Qt+1	St	Rt	Сt	Qt	Qt+1
0	0	0	0	0	0	0	1	0	0
0	1	0	0	0	0	1	1	0	0
1	0	0	0	0	1	0	1	0	1
1	1	0	0	0	1	1	1	0	-
0	0	0	1	1	0	0	1	1	1
0	1	0	1	1	0	1	1	1	0
1	0	0	1	1	1	0	1	1	1
1	1	0	1	1	1	1	1	1	-

3.3.3. D триггер

На Рис.3.16. представлено условное обозначение (а) и схема (б) и диаграмма работы D триггера. Работа D триггера описывается таблицей истинности 3.5.

D-триггер (иначе триггер задержки) является самым распространенным триггером. Он имеет один информационный вход D (вход данных) и один тактовый вход C.

Тактируется триггер (то есть меняет свое состояние) по положительному фронту сигнала С (по его переходу из нуля в единицу) в зависимости от состояния входа данных D. Если на входе D единичный сигнал, то по фронту сигнала С прямой выход триггера устанавливается в единицу (инверсный — в нуль). Если же на входе D - нулевой сигнал, то по фронту сигнала С прямой выход триггера устанавливается в нуль (инверсный - в единицу).

а)	б)	в)
Рис.3.16. Условное обозначение (а), схема (б), и диаграмма работы (в) синхронного D триггера

Остановимся на работе D-триггера чуть подробнее, так как он наиболее часто используется.

Ранее говорилось, что RS и -R-S триггера редко используются как самостоятельные, но могут быть использованы для построения триггеров с установочными входами. Условное обозначение такого триггера представлено на Рис. 3.17(а), диаграмма его работы на Рис. 3.17(б).

а)	б)
Рис.3.17. Условное обозначение (а), и диаграмма работы (в) синхронного D триггера с установочными входами –R–S

Как следует из диаграммы (Рис.3.17) в момент t1 работа триггера определяется установочным сигналом на входе – R (логический «0») – триггер перебрасывается в состояние «0». Нулевое состояние триггера сохраняется до момента t2, когда сигналы на установочных входах неактивны, на входе D присутствует сигнал «1», а на входе С – положительный фронт, что обеспечивает переключение триггера из состояние «0» в состояние «1».

В момент t2 работу триггера определяет вход D (логический «0») и положительный фронт сигнала С (триггер переходит в состояние «0»).

В момент t3работу триггера определяет установочный вход –S, который обеспечивает его переключение в состояние «1».

Следует отметить, что согласно схемотехнической организации триггера с установочными входами при одновременном действии сигналов на один из установочных входов, на информационный и вход С, состояние триггера определяет установочный вход.

На установочные входы –R–S активные сигналы (–R=–S=0) одновременно поданы быть не могут (согласно схеме –R–S триггера это запрещенная комбинация).

Все приведенные временные диаграммы относятся к первому уровню представления, к уровню логической модели. Конечно же, в реальности все триггеры имеют временные задержки установки выходных сигналов, а также предъявляют определенные временные требования к входным сигналам, при нарушении которых любой триггер будет работать неустойчиво или же не будет работать вообще. Это учитывается на втором уровне представления (в модели с временными задержками).

Длительность тактового сигнала C (как положительного, так и отрицательного импульса) не должна быть слишком малой, иначе триггер может переключаться неустойчиво. Это требование универсально для всех микросхем, срабатывающих по фронту входного сигнала.

Принципиально важна и величина временного сдвига (задержки) между установлением сигнала D и рабочим (положительным) фронтом сигнала C. Этот сдвиг тоже не должен быть слишком малым.

Не должен быть чрезмерно малым и сдвиг между окончанием сигналов –R и –S и рабочим фронтом сигнала С.

Повышенные требования предъявляются также к длительности фронта тактового сигнала С, которая не должна быть слишком большой. Это требование также универсально для всех микросхем, срабатывающих по фронту входного сигнала.

Т.е., чем сложнее микросхема, тем важнее для нее становятся ограничения второго уровня представления, тем выше требования к разработчику цифрового устройства по учету временных задержек и длительностей сигналов.

Следует обратить внимание на то, что цифровые схемы не любят слишком коротких входных сигналов и слишком малых задержек между входными сигналами, функционально связанными между собой. Ориентир здесь очень простой — величина задержки логического элемента данной серии. Поэтому для более быстрых серий ограничения будут менее жесткими, а для более медленных серий — более жесткими.

Несмотря на свою достаточно сложную внутреннюю структуру, микросхемы триггеров являются одними из самых быстрых. Задержка срабатывания триггера обычно не превышает 1,5–2 задержки логического элемента. (причем задержки по входам –R и –S чуть меньше, чем по тактовому входу С.) В некоторых сериях JK-триггеры несколько быстрее, чем D-триггеры, в других — наоборот.

Важный параметр триггера — максимальная частота тактового сигнала С. Для ее приблизительной оценки можно придерживаться следующего простого правила: период тактового сигнала С не должен быть меньше величины задержки переключения триггера по входу С.