Fс – собственная частота петли ФАПЧ
ФД1 – фазовый дискриминатор на f = 5 МГц
ФД2 – работает на f = 250 кГц , следовательно шаг тоже = 250 кГц КГУН – кварцевый генератор, управляемый напряжением СМВ – сантиметровые волны
ДПКД N= 160 660
Если взять выходной сигнал прямо с ГУН, т.е. без умножения, то получим синтезатор ДМВ (1800-1925 МГц).
51
Синтезаторы частоты с ФАПЧ и ДПКД с дробным коэффициентом деления
Наряду с ФАПЧ-синтезаторами, с целочисленным коэффициентом деления ДПКД в цепи ОС, существуют СЧ, у которых коэффициент деления в цепи ОС задаётся в виде дробного числа. Метод был разработан в начале 70-х годов, а впоследствии стал называться Fractional-N. Его появление обусловлено тем, что многие из систем связи нуждались в быстром переключении частоты и более низком уровне фазового шума гетеродина.
В классическом синтезаторе с целочисленным коэффициентом деления требуется относительно низкая опорная частота, которая определяет высокое значение коэффициента деления N.
Низкая опорная частота означает длительное время регулирования, а высокое значение коэффициента деления N - повышение фазового шума системы.
Метод Fractional-N предполагает использование дробного деления в цепи ОС и уменьшение коэффициента деления N. В результате можно использовать более высокую опорную частоту и уменьшить время регулирования системы (захват частоты будет происходить гораздо быстрее), а дробное деление в цепи ОС снизит фазовый шум системы.
52
FREF
FY
N=4,6
OUT
FREF
АКК
перепол- нение
FK
FY
Структурная схема синтезатора частоты типа Fractional-N
запрет на пропуск импульса FOUT
4 |
6 |
60 |
M=10 |
1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
0.6 |
0.2 |
0.8 |
0.4 |
|
0.6 |
0.2 |
0.8 |
|
0.0 |
|
|||||
|
|
|
|
|
UАКК NАКК
ЦАП
FOUT = FREF · (INT + (F/M))
46
N = INT + (F/M) = = 4 + (6/10) = 4,6
910
при переполнении АКК
0.4 0.0 0.6 запрет на пропуск одного импульса FOUT
6 переполнений
Временные диаграммы, показывающие процесс синтезирования
>1 |
>1 |
>1 |
>1 |
>1 |
>1 |
53 |
|
Втечение времени, необходимого для генерирования первого цикла сигнала FREF,
всчётчике N будет отсчитано 4 периода FOUT и произведено деление на 4, а значение
0,6 будет отложено в АКК. Первоначально в АКК записывается тот же код 0,6, что и в регистр F.
В начале второго цикла сигнала FREF счётчик N также будет производить деление на 4, и в АКК к ранее записанному значению 0,6 добавится новое значение 0,6. Особенностью АКК является то, что он сохраняет только значения меньше единицы, поэтому на втором цикле мы получим значение аккумулятора не 1,2, а 0,2.
Таким образом, АКК "следит" за отсутствующими дробными частями. Начиная со второго цикла, с выхода АКК формируется сигнал переполнения OVERFLOW, который запрещает прохождение одного импульса FOUT.
К началу второго цикла с выхода Fx этой схемы мы получим пять периодов тактовой частоты FOUT, так как переполнение, равное 1,2, даёт нам один дополнительный период импульса FOUT и сохранённое значение в аккумуляторе, равное 0,2. В начале второго цикла сигнала FREF сигнал переполнения OVERFLOW будет блокировать прохождение первого импульса в этом цикле.
С другого выхода аккумулятора сигнал переполнения будет поступать на вход ЦАП, с выхода которого аналоговый сигнал, пропорциональный по амплитуде значению переполнения, будет суммироваться в сумматоре S с сигналом ошибки
фазового детектора. Тем самым будет сохраняться точность настройки VCO (ГУН) с
учётом дробных частей коэффициента деления N.
54
Из диаграммы видно, что аккумулятор имеет переполнение во 2-, 4-, 5-, 7-, 9- и 10-м циклах. Итак, последовательность из 10 циклов сигнала FREF будет содержать 6
переполнений, в результате которых получим общее количество периодов сигнала FOUT как (4x4) + (6x5) = 46. В итоге получим на выходе FY счётчика N
последовательность импульсов с учётом добавочных периодов переполнения. С выхода FY эта последовательность импульсов будет поступать на второй вход
фазового детектора с выхода, сигнал ошибки которого, с учётом сложения в |
||||||||||||
сумматоре, будет поступать через ФНЧ на вход VCO, образуя тем самым контур |
||||||||||||
ФАПЧ. |
|
|
|
|
|
|
|
|
46 |
|
|
|
|
|
|
|
|
|
|
|
|
FOUT = FREF · (INT + (F/M)) |
|||
OUT |
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
N = INT + (F/M) = |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
FREF |
1 |
2 3 4 |
5 6 |
7 8 9 |
10 |
= 4 + (6/10) = 4,6 |
||||||
|
|
при переполнении АКК |
||||||||||
|
|
|
0.8 |
|
|
|
0.8 |
|
0.6 |
|
|
|
АКК |
0.6 |
0.2 |
0.4 |
0.6 |
0.2 |
0.4 |
|
|
запрет на пропуск |
|||
|
|
|
|
|||||||||
|
|
|
0.0 |
|
|
0.0 |
|
|
одного импульса FOUT |
|||
|
|
|
|
|
|
|
|
|
|
|
||
перепол- |
|
|
|
|
|
|
|
|
|
|
|
6 переполнений |
|
|
|
|
|
|
|
|
|
|
|
||
нение
FK
FY
>1 |
>1 |
>1 |
>1 |
>1 |
>1 |
55 |
|
|
|
|
|
|
57
Например, микросхема быстродействующего цифрового синтезатора частоты с дробным коэффициентом деления (fractional-N) ADF4193 фирмы Analog Devices. Наибольшая частота по входу опорного сигнала - 300 МГц, по радиочастотному (RF) входу - 3,5 ГГц, максимальная рабочая частота частотно-фазового детектора (ЧФД) равна 26 МГц. Микросхему отличает малый уровень фазовых шумов в спектре выходного сигнала: не более –102 дБн/Гц на выходной частоте 1800 МГц при отстройке от несущей 5 кГц.
Этому синтезатору присуще малое время переключения с частоты на частоту- время переключения не превышает 2 мкс «вниз» и 5 мкс «вверх». Время установления фазы не превышает 20–25 мкс. Такие результаты достигнуты как форсированием тока перезаряда ЧФД на время переключения, так и ослаблением петлевого фильтра с помощью встроенных программно управляемых ключей SW1, SW2 и SW3.
58
59
Применив DDS в петле PLL, можно добиться дробных коэффициентов умножения частоты. PLL производит умножение опорной частоты на величину К = M/N, где М - коэффициент деления выходной частоты (частоты VCO), N - коэффициент деления опорной частоты. Если последовательно с M-делителем включить DDS, в качестве опорной частоты которого используется выходная частота PLL, то величина шага перестройки гибридного синтезатора будет определятся малым шагом перестройки DDS. Сохраняя все качества PLL синтезатора, такой синтезатор будет иметь более высокое частотное разрешение.
60
Для того, чтобы получить высокое частотное разрешение для PLL-синтезатора, можно также добавить сдвиг выходной частоты, выполненный с помощью DDS. Структура такого синтезатора в точности такая же, как и у многопетлевого PLL- синтезатора. Только вместо PLL высокого разрешения используется DDS (рис.18). В этом случае частотное разрешение будет таким же, как и у DDS (или в P раз хуже, если применен дополнительный прескалер). Одновременно такой синтезатор будет иметь широкую полосу рабочих частот, свойственную PLL-синтезаторам.
61