КТЦ-МК.8-разрядные микроконтроллеры Atmel

ÊÒÖ-ÌÊ

• Bits 7..4 - Res: Reserved bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при с читывании всегда покажут состояние 0.

•Bit 3 - EERIE: EEPROM Ready Interrupt Enable - Разрешение прерывания по готовности

EEPROM

При установленных в состояние 1 бите EERIE и I-бите регистра SREG ра зрешается прерывание по готовности EEPROM. При очищенном бите EERIE прерыван ие запрещено. Запрос прерывания по готовности EEPROM при очищенном бите EEWE ге нерируется непрерывно.

•Bit 2 - EEMWE: EEPROM Master Write Enable - Управление разрешением записи EEPROM

Бит EEMWE определяет, будет ли установленный в состояние 1 бит EEWE разрешать запись в EEPROM. При установленном в состояние 1 бите EEMWE установк а бита EEWE приведет к записи в EEPROM по заданному адресу. Если же бит EEMWE б удет находиться в состоянии 0, то установка бита EEWE никакого эффе кта не окажет. Установленный программным путем бит EEMWE аппаратно очищает ся через четыре тактовых цикла. См. описание процедуры записи EEPROM в описании бита EEWE.

•Bit 1 - EEWE: EEPROM Write Enable - Разрешение записи EEPROM

Сигнал разрешения записи EEPROM EEWE (EEPROM Wr ite Enable Signal) является стробом записи в EEPROM. Запись установленных данных по устано вленному адресу EEPROM выполняется по установке бита EEWE. При этом бит EEMWE обязател ьно должен быть в состоянии 1, иначе запись не произойдет. Проце сс записи EEPROM выполняется следующей процедурой (очередность выполнен ия пунктов 2 и 3 значения не имеет):

1 .

2.Подождать сброса бита EEWE в состояние 0.

3.Записать новый адрес в EEAR (при необходимости).

4.Записать новые данные (при необходимости).

5.Установить в состояние 1 бит EEMWE регистра EECR.

6.В течение четырех тактовых циклов после установки EEMWE установить в

состояние 1 бит EEWE.

По истечении времени записи (типовое значение 2,5 мс при V CC = 5 В или 4 мс при V CC = 2,7 В) бит EEWE аппаратно очищается. Пользовательское п рограммное обеспечение может тестировать состояние этого бита для о пределения момента сброса его в 0, чтобы начать запись следующего байта. После установ ки бита EEWE CPU, прежде чем начать выполнение следующей команды, останавл ивается на два тактовых цикла.

• Bit 0 - EERE: EEPROM Read Enable - Разрешение чтения EEPROM

Сигнал разрешения чтения EERE (EEPROM Read Enable Signal) является стробом чтен ия EEPROM. Бит EERE должен быть установлен по установлении в регистре EEAR требуемого адреса. После аппаратной очистки бита EERE считываемые данны е будут располагаться в регистре EEDR. Считывание байта данных выполняется одной к омандой и не требует опроса бита EERE. При установленном бите EERE CPU останавливается на четыре тактовых цикла, прежде чем начнет выполнение следующей ко манды. Пользователю необходимо тестировать состояние бита EEWE перед началом оп ерации чтения. Если новые данные или адрес будут записываться в регистры I/O EEPROM в то время, когда будет выполняться операция записи, то операция записи буд ет прервана и результат записи будет неопределенным.

109

Защита EEPROM от разрушения

Содержимое EEPROM может быть разрушено при снижении напряжен ия Vcc до уровня, при котором CPU и EEPROM работают неправильно. Для реше ния этой проблемы используются те же приемы, что используются для обеспечения сохранности данных в EEPROM системных плат.

Разрушение данных EEPROM, при слишком низком напряжении питан ия, происходит в двух случаях. Во-первых, для правильного выпо лнения последовательности операций записи необходимо, чтобы напряжение питания был о не ниже уровня, гарантирующего правильное их выполнение. Во-вторых, само CPU, при слишком низком напряжении питания, может неправильно выполнять команды .

Разрушения данных легко избежать если следовать следующ им рекомендациям (достаточно выполнения одной из трех):

1.Удержание сигнала сброса в активном (низком) состоянии во время снижения напряжения питания. Лучше всего это реализовывать внешне й схемой защиты от снижения напряжения, называемой часто Brown-Out Detector (BOD). Вопросы организации сброса по падению напряжения и детектирован ия снижения напряжения рассмотрены в руководстве по применению AVR 190 и AV R 180.

2.Удержание ядра AVR микроконтроллера в Power Down Sleep режиме в период снижения напряжения VCC. Это предотвратит неправиль ное декодирование и выполнение команд CPU, что защитит регистры EEPROM от случайных записей.

3.Сохранение констант в Flash памяти, если нет необходимости изменять их программно. Flash память не изменяется CPU и, следовательно, не мо жет быть повреждена.

Последовательный периферийный интерфейс - SPI - (Serial Peripheral Interface)

Последовательный периферийный интерфейс (SPI) обеспечивае т высокоскоростной синхронный обмен данными между микрок онтроллерами ATmega603/ 103 и периферийными устройствами или между несколькими мик роконтроллерами ATmega603/103.

Основные характеристики SPI интерфейса:

•Полнодуплексный 3-проводный синхронный обмен данными.

•Режим работы ведущий или ведомый.

•Обмен данными с передаваемыми первыми старшим или младш им битами.

•Четыре программируемые скорости обмена данными.

•Флаг прерывания по окончании передачи.

•Активация из Idle режима (только в режиме ведомого)

Соединения между ведущим и ведомым CPU, использующими SPI интерфейс, показаны на рис. 39. Вывод PB1(SCK) является выходом тактового сиг нала ведущего микроконтроллера и входом тактового сигнала ведомого. По записи ведущим CPU данных в SPI регистр начинает работать тактовый генератор SP I и записанные данные сдвигаются через вывод выхода PB2(MOSI) ведущего микроконтрол лера на вывод входа PB2 (MOSI) ведомого микроконтроллера. После сдвига одного байта тактовый генератор SPI останавливается, устанавливая флаг окончания передачи (SPIF). Если в регистре SPCR будет установлен бит разрешениÿ прерывания SPI (SPIE), то прои зойдет запрос прерывания. Вход выбора ведомого PB0(SS), для выбора индивидуа льного SPI устройства в качестве ведомого, устанавливается на низкий уровень. П ри установке высокого

110

ÊÒÖ-ÌÊ

уровня на выводе PB0(SS) порт SPI деактивируется и вывод PB2(MOSI) може т быть использован в качестве вывода входа. Режим ведущий/ведомы й может быть установлен и программным способом установкой или очисткой бита MSTR в р егистре управления SPI.

Два сдвиговых регистра ведущего и ведомого микроконтрол леров можно рассматривать как один разнесенный 16-разрядный циклическ ий сдвиговый регистр. См. Рис 39. При сдвиге данных из ведущего микроконтроллера в ведомый одновременно происходит сдвиг данных из ведомого микроконтроллера в в едущий, т.е. в течение одного цикла сдвига происходит обмен данными между ведущ им и ведомым микроконтроллерами.

88

Рис. 38 Блок-схема SPI

В системе организовано одиночное буферирование передаю щей стороны и двойное буферирование на приемной стороне. Это означает т о, что передаваемые символы не могут быть записаны в регистр данных SPI прежде, чем будет полностью завершен цикл сдвига.

С другой стороны, при приеме данных принимаемый символ до лжен быть считан из регистра данных SPI прежде, чем будет завершен прием след ующего символа, в противном случае предшествовавший символ будет потерян .

При разрешенном SPI направления данных выводов MOSI, MISO, SCK и SS настраиваются в соответствии со следующей таблицей:

111

ФУНКЦИОНИРОВАНИЕ ВХОДА SS

При работе SPI ведущим (бит MSTR регистра SPCR установлен), пользов аòåль имеет возможность установить направление работы вывода SS. Если вывод SS сконфигурирован как выход, то вывод являетсÿ выводом обще го назначения и он не активируется системой SPI. Если же вывод SS сконфигурирован к ак вход, то для обеспечения работа ведуùего SPI он должен удерживаться на в ысоком уровне. Если, в режиме ведущего, вывод SS является входом и внешней перифер ийной схемой на него подан низкий уровень, то SPI воспримет его как обращение дру гого ведущего SPI к себе как к ведомому. Чтобы избежать конфликтной ситуации на ши не, система SPI выполняет следующие действия:

1.Бит MSTR в регистре SPCR очищается и SPI система становится ведомой. Результатом этого является то, что MOSI и SCK выводы становятся входами.

2.Устанавливается флаг SPIF регистра SPSR и, если разрешено прерывание SPI, начнется выполнение подпрограммы обработки прерывани я.

Таким образом, когда управляемый прерыванием переäающий SPI используется

âведущем режиме, и существует вероятность подачи на выво д SS управляющего сигнала низкого уровня, прерывание должно всегда проверять устан овлен ли еще бит MSTR. Если же бит MSTR был очищен выбором режима ведомого, то он долж ен быть установлен пользователем.

Åñëè æå SPI ðàáотает в режиме ведомого, то вывод SS постоянно р аботает на вход. Если на вывод SS подан низкий уровень, то SPI активируетс я и MISO, если это определено ïîльзователем, становится выходом. Все осталь ные выводы являются входами. Если вывод SS удерживается на высоком уровне, то все выводы являются входами , SPI пассивен, что означает, что он не будет получать входящих д анных.

Существует четыре варианта комбинации фазы и полярности SCK относительно последовательных данных, определяемые управляющими бит ами CPHA и CPOL. Форматы передачи данных SPI показаны на Рис. 40 и 41.

112

ÊÒÖ-ÌÊ

SS (к ведомому)

* Неопределенно, но обычно это LSB уже переданного символа.

Рис. 41. Формат пересылок SPI при CPHA = 1

РЕГИСТР УПРАВЛЕНИЯ SPI - SPCR - (Control Register)

• Bit 7 - SPIE: SPI Interrupt Enable - Разрешение прерывания SPI.

Установка бита SPIE в состояние 1 приводит к установке бита SPIF р егистра SPSR и, при разрешении глобального прерывания, к выполнению прер ывания SPI.

• Bit 6 - SPE: SPI Enable - Разрешение SPI

Установка бита SPE в состояние 1 разрешает подключение SS, MOSI, MISO и SCK к выводам PB4, PB5, PB6 и PB7.

• Bit 5 - DORD: Data Order - Порядок данных

При установленном в состояние 1 бите DORD передача слова данн ых происходит LSB вперед. При очищенном бите DORD первым передается MSB слова дан ных.

• Bit 4 - MSTR: Master/Slave Select - Выбор режима ведущий/ведомый

При установленном в состояние 1 бите MSTR SPI работает в ведущем режиме и при очищенном бите в ведомом режиме. Если SS сконфигурирован ка к вход и на него подан низкий уровень при установленном MSTR, то MSTR будет сброш ен и будет установлен бит SPIF в регистре SPSR. Чтобы вновь разрешить ведущ ий режим SPI, пользователь должен установить MSTR.

113

• Bit 3 - CPOL: Clock Polarity - Полярность тактового сигнала

SCK в режиме ожидания находится на высоком уровне при устано вленном в состояние 1 бите CPOL и на низком уровне при сброшенном бите CPOL. См. рис. 40 и 41.

•Bit 2 - CPHA : Clock Phase - Фаза тактового сигнала

Работа этого бита отражена на рис. 40 и 41.

•Bits 1,0 - SPR1, SPR0: SPI Clock Rate Select 1 and 0 - Выбор частоты тактового сигнала, биты 1 и 0

Эти два бита управляют частотой тактового сигнала прибор а, работающего в ведущем режиме. В ведомом режиме состояния битов влияния не оказы вают. Состояния битов и устанавливаемый коэффициент деления частоты fCL показан ы в таблице:

Таблица 23. Соотношения между SCK и частотой генератора.

РЕГИСТР СТАТУСА SPI - SPSR - (Status Register)

• Bit 7 - SPIF: SPI Interrupt Flag - Флаг прерывания по SPI

По завершении обмена последовательными данными бит SPIF уст анавливается в состояние 1 и, если бит SPIE в регистре SPCR установлен и разрешен о глобальное прерывание, генерируется сигнал прерывания. Бит SPIF очищает ся аппаратно при выполнении подпрограммы обработки соответствующего век тора прерывания. Бит SPIF может быть очищен также при первом считывании состояния р егистра статуса SPI, с установленным битом SPIF, с последующим обращением к регистру данных SPI (SPDR).

• Bit 6 - WCOL: Write Collision flag - Флаг ошибки при записи

Бит WCOL устанавливается в состояние 1 если в процессе переда чи данных выполнялась запись в регистр данных (SPDR). Чтение содержимого регистра данных, как и запись в него, выполненные во время пересылки данных, могут привес ти к неверному результату. Бит WCOL (и бит SPIF) аппаратно очищаются (сбрасываются в состоян ие 0) при первом считывании регистра статуса SPI, с установленным WCOL, с послед ующим обращением к регистру данных SPI (SPDR).

• Bit 5..0 - Res: Reserved bits - Зарезервированные биты

Эти биты в микроконтроллерах ATmega603/103 зарезервированы и при с читывании всегда покажут состояние 0.

114

ÊÒÖ-ÌÊ

Регистр данных SPI представляет собой регистр с возможност ью чтения/записи и предназначен для пересылки данных между регистровым фа йлом и сдвиговым регистром SPI. Запись в регистр SPDR инициирует передачу данных , считывание регистра приводит к чтению сдвигового регистра приема.

UART - универсальный асинхронный

приемопередатчик

Микроконтроллеры ATmega603/103 оснащены полнодуплексными универсальными приемопередатчиками (UART). Их основные возм ожности следующие:

•Генератор обеспечивает любую скорость передачи информ ации в бодах

•Высокая скорость передачи при низкой частоте XTAL

•8-разрядный или 9-разрядный форматы данных

•Фильтрация шума

•Обнаружение переполнения

•Обнаружение ошибок формирования кадров

•Детектирование бита ложного старта

•Три отдельных прерывания: по завершению передачи (TX Complete), п о пустому регистру передаваемых данных (TX Data Register Empty) и по завершению приема (RX Complete).

Передача данных

Блок-схема передатчика UART показана на рис. 42.

Передача данных инициируется записью передаваемых данн ых в регистр данных I/O UART (UDR). Данные пересылаются из UDR в сдвиговый регистр передач и в следующих случаях:

•Новый символ записан в UDR после того как был выведен из рег истра стоповый бит предшествовавшего символа. Сдвиговый регистр загружает ся немедленно.

•Новый символ записан в UDR прежде, чем был выведен стоповый бит предшествовавшего символа. Сдвиговый регистр загружает ся после выхода стопового бита передаваемого символа, находившегося в сдвиговом ре гистре.

Если из 10(11)-разрядного сдвигового регистра передачи вывед ена вся информация (сдвиговый регистр передачи пуст) данные из UDR п ересылаются в сдвиговый регистр. В это время устанавливается бит UDRE (UART Data Register Empty) регист ра статуса UART (USR). При установленном в состояние 1 бите UDRE UART готов принять следующий символ. Запись в UDR очищает бит UDRE. В то самое время, когда данные пересылаются из UDR в 10(11)-разрядный сдвиговый регистр, бит 0 сдвигового регистра сбрасывается в состояние 0 (состояние 0 - стартовый бит) а би т 9 или 10 устанавливается в состояние 1 (состояние 1 - стоповый бит). Если в регистре упр авления UART (UCR) установлен бит CHR9 (т.е. выбран режим 9-разрядного слова данны х), то бит TXB8 регистра UCR пересылается в бит 9 сдвигового регистра переда чи.

Сразу после пересылки данных в сдвиговый регистр тактом б од-генератора стартовый бит сдвигается на вывод TXD. За ним следует LSB данны х. Когда будет

115

выдан стоповый бит сдвиговый регистр загружается новой п орцией данных, если она была записана в UDR во время передачи. В процессе загрузки би т UDRE находится в установленном состоянии. Если же новые данные не будут за гружены в UDR до выдачи стопового бита, флаг UDRE остается установленным. В этом случ ае, после того как стоповый бит будет присутствовать на выводе TXD в течение од ного такта, в регистре статуса UART (USR) устанавливается флаг завершения передачи TXC (T X Complete Flag).

Установленный в состояние 1 бит TXEN регистра UCR разрешает пер едачу UART. При очищенном бите TXEN (сброшенном в состояние 0) вывод PE1 мож ет быть использован в качестве вывода I/O общего назначения. При уст ановленном бите TXEN передатчик UART подключается к PE1 и использует его в качеств е вывода выхода, независимо от установки бита DDE1 в DDRE.

Рис. 42. Передатчик UART

116

ÊÒÖ-ÌÊ

Прием данных

Шина данных

RXC

IRQ

Рис. 43 Приемник UART.

Логика восстановления данных производит выборку состоя ний вывода RXD с частотой в 16 раз большей, чем частота бодов. При нахождении линии в пассивном состоянии одиночная выборка нулевого логического уровн я будет интерпретироваться как падающий фронт стартового бита и будет запущена после довательность детектирования стартового бита. Считается, что первая выб орка обнаружила первый нулевой логический уровень вероятного стартового бита. Н а выборках 8, 9 и 10 приемник вновь тестирует вывод RXD на изменение логических состояни й. Если две или более из этих трех выборок обнаружат логические 1, то данный вероят ный стартовый бит отвергается как шумовой всплеск и приемник начнет выявля ть и анализировать следующие переходы из 1 в 0.

Если же был обнаружен действительный стартовый бит, то на чинает производиться выборка следующих за стартовым битом информационных бит ов. Эти биты также тестируются на выборках 8, 9 и 10. Логическое состояние бита принимается по двум и более (из трех) одинаковым состояниям выборок. Все биты вв одятся в сдвиговый регистр приемника с тем значением, которое было определено тестир ованием выборок. Тестирование выборок битов принимаемых символов показа но на Рис. 44.

117

приемника

Рис. 44. Тестирование выборок принимаемых данных

При поступлении стопового бита необходимо чтобы не менее двух выборок из трех подтвердили прием стопового бита (показали высокий уровень). Если же две или более выборок покажут состояния 0, то, при пересылке принят ого байта в UDR, в регистре статуса UART (USR) устанавливается бит ошибки кадра FE (Framing Error). Для о бнаружения ошибки кадра пользователь перед чтением регистра UDR долже н проверять состояние бита FE. Флаг FE очищается при считывании содержимого регист ра данных UART (UDR). Вне зависимости от того принят правильный стоповый бит ил и нет, данные пересылаются в регистр UDR и устанавливается флаг RXC в регистре статуса UART (US R). Регистр UDR фактически является двумя физически отдельными регист рами, один из которых служит для передачи данных и другой для приема. При считыв ании UDR обращение ведется к регистру приема данных, при записи обращение ве дется к регистру передачи. Если выбран режим обмена 9-разрядными словами данных (уста новлен бит CHR9 регистра UCR), при пересылке данных в UDR бит RXB8 регистра UCR загруж ается в бит 9 сдвигового регистра передачи. Если после получения с имвола к регистру UDR не было обращения, начиная с последнего приема, в регистре UCR устанавливается флаг переполнения (OR). Это означает, что новые данные, перес ылаемые в сдвиговый регистр не могут быть переданы в UDR и потеряны. Бит OR буферир ован и доступен тогда, когда в UDR читается байт достоверных данных. Пользов ателю, для обнаружения переполнения, необходимо всегда проверять флаг OR после сч итывания содержимого регистра UDR.

При очищенном (сброшенном в логическое состояние 0) бите RXEN регистра UCR приемник запрещен. Это означает, что вывод PE0 может исполь зоваться в качестве вывода I/O общего назначения. При установленном бите RXEN, прие мник UART подключается к выводу PE0, который работает как вывод входа, вне зависимости от установки бита DDE0 в DDRE.

При установке UART вывода PE0 на работу в качестве входа, бит PORTE0 может использоваться для управления нагрузочным резист ором вывода.

Управление UART

РЕГИСТР ДАННЫХ UART - UDR - (UART I/O Data Register)

В действительности регистр UDR является двумя физически ра зделенными регистрами - регистром передачи данных и регистром приема данных, использующими одни и те же адреса I/O. При записи в регистр запись производи тся в регистр передачи данных UART, при чтении происходит чтение содержимого регист ра приема данных UART.

118