18.4 Обзор регистров 162

18.5 Обзор векторов прерываний 163

19 Двухпроводной интерфейс TWI 164

19.1 Отличительные особенности 164

19.2 Обзор 164

19.3 Принцип действия шины TWI 165

19.3.1 Электрические характеристики 166

19.3.2 Условия START и STOP 166

19.3.3 Передача бит 166

19.3.4 Пакет адреса 167

19.3.5 Пакет данных 167

19.3.6 Транзакция 167

19.3.7 Синхронизация и задержка импульсов синхронизации 168

19.3.8 Арбитраж 169

19.3.9 Синхронизация ведущих устройств 169

19.4 Логика контроля состояния шины TWI 170

19.5 Работа ведущего модуля TWI 171

19.5.1 Передача пакета адреса 171

19.5.2 Передача пакетов данных 172

19.5.3 Прием пакетов данных 172

19.6 Работа подчиненного модуля TWI 173

19.6.1 Прием пакета адреса 173

19.6.2 Прием пакетов данных 174

19.6.3 Передача пакетов данных 174

19.7 Разрешение работы интерфейса внешнего драйвера 174

19.8 Описание регистров модуля TWI 174

19.8.1 CTRL - общий регистр управления модуля TWI 174

19.9 Описание регистров ведущего модуля TWI 175

19.9.1 CTRLA - регистр управления А ведущего модуля TWI 175

19.9.2 CTRLB - регистр управления В ведущего модуля TWI 175

19.9.3 CTRLC - регистр управления С ведущего модуля TWI 176

19.9.4 STATUS - регистр статуса ведущего устройства 177

19.9.5 BAUD - регистр скорости 178

19.10 Ftwi = Fsys/[2(5+BAUD)], Гц (1) 178

19.11 BAUD = (Fsys/2 * Ftwi) - 5 (2) 178

19.11.1 ADDR - регистр адреса ведущего модуля TWI 178

19.11.2 DATA - регистр данных ведущего модуля TWI 179

19.12 Описание регистров подчиненного модуля TWI 179

19.12.1 CTRLA - регистр управления А подчиненного модуля TWI 179

19.12.2 CTRLB - регистр управления В починенным модулем TWI 180

19.12.3 STATUS- регистр статуса подчиненного модуля TWI 180

19.12.4 ADDR - регистр адреса подчиненного модуля TWI 182

19.12.5 ???нет 182

19.12.6 ADDRMASK - регистр маски адреса подчиненного модуля TWI 182

19.13 Обзор регистров модуля TWI 183

19.14 Обзор регистров ведущего модуля TWI 183

19.15 Обзор регистров подчиненного модуля TWI 183

19.15.1 Обзор векторов прерываний 183

20 Последовательный интерфейс SPI 184

20.1 Отличительные особенности 184

20.2 Обзор 184

20.3 Ведущий режим 185

20.4 Подчиненный режим 185

20.5 Режимы SPI 186

20.6 Поддержка DMA 186

20.7 Описание регистров 186

20.7.1 CTRL - регистр управления SPI 186

20.7.2 INTCTRL - регистр управления прерываниями SPI 187

20.7.3 STATUS - регистр статуса модуля SPI 188

20.7.4 DATA - регистр данных SPI 188

20.8 Обзор регистров 188

20.9 Векторы прерываний модуля SPI 188

21 Модуль USART 189

21.1 Отличительные особенности 189

21.2 Обзор 189

21.3 Генерация синхронизации 190

21.3.1 Внутренняя генерация синхронизации дробным генератором скорости 191

21.3.2 Внешняя синхронизация 192

21.3.3 Работа с удвоенной скоростью (CLK2X) 192

21.3.4 Синхронный режим 192

21.3.5 Генерация синхронизации для шины SPI 193

21.4 Форматы посылок 193

21.4.1 Вычисление бита паритета 194

21.4.2 SPI-совместимые форматы посылок 194

21.5 Инициализация USART 194

21.6 Отправка данных передатчиком USART 194

21.6.1 Отправка посылок 194

21.6.2 Отключение передатчика 195

21.7 Получение данных приемником USART 195

21.7.1 Прием посылок 195

21.7.2 Флаги ошибок приемника 195

21.7.3 Проверка паритета 195

21.7.4 Отключение приемника 195

21.7.5 Очистка буфера приемника 196

21.8 Асинхронный прием данных 196

21.8.1 Восстановление синхронизации 196

21.8.2 Восстановление данных 196

21.8.3 Рабочий диапазон асинхронного приемника 197

21.9 Дробная генерация скорости 198

21.10 Работа USART в ведущем SPI-совместимом режиме 199

21.11 Сравнение режима SPI модуля USART с модулем SPI 199

21.12 Режим мультипроцессорной связи 200

21.12.1 Использование режима мультипроцессорной связи 200

21.13 Работа в режиме IRCOM 201

21.14 Поддержка DMA 201

21.15 Описание регистров 201

21.15.1 DATA - регистр ввода-вывода данных модуля USART 201

21.15.2 STATUS - регистр статуса USART 201

21.15.3 CTRLA - регистр управления А модуля USART 203

21.15.4 CTRLB - регистр управления В модуля USART 203

21.15.5 CTRLC - регистр управления С модуля USART 204

21.16 Таблица 21.6. Настройка бит CMODE 204

21.16.1 BAUDCTRLA - регистр скорости USART 205

21.16.2 BAUDCTRLB - регистр скорости USART 205

21.17 Обзор регистров 206

21.17.1 Описание регистров модуля USART 206

21.17.2 Описание регистров модуля USART, работающего в режиме ведущего интерфейса SPI 206

21.18 Обзор векторов прерываний 206

22 Модуль инфракрасной связи IRCOM 208

22.1 Отличительные особенности 208

22.2 Обзор 208

22.3 22.2.1. Фильтрация системы событий 209

22.4 Описание регистров 209

22.4.1 TXPLCTRL - регистр управления длительностью импульса передатчика IRCOM 209

22.4.2 RXPLCTRL - регистр управления длительностью импульса приемника IRCOM 209

22.4.3 CTRL - регистр управления IRCOM 210

22.5 Обзор регистров 210

23 Криптоускорители 211

23.1.1 Отличительные особенности 211

23.2 Обзор 211

23.3 Инструкция DES 211

23.4 Модуль AES 212

23.4.1 Память ключа и память состояния 212

23.4.2 Поддержка DMA 213

23.5 Обзор регистров модуля AES 214

23.5.1 CTRL - регистр управления модулем AES 214

23.5.2 STATUS - регистр статуса модуля AES 214

23.5.3 STATE - регистр состояния модуля AES 215

23.5.4 KEY - регистр ключа модуля AES 215

23.5.5 INTCTRL - регистр управления прерыванием модуля AES 215

23.6 Обзор регистров модуля AES 216

23.7 Вектор прерываний модуля AES 216

24 Интерфейс внешней шины EBI 217

24.1 Отличительные особенности 217

24.2 Обзор 217

24.3 Выходы выбора микросхем 217

24.3.1 Базовый адрес 217

24.3.2 Размер адресного пространства 218

24.3.3 Выхода выбора микросхем в качестве адресных линий 218

24.4 Настройка линий ввода-вывода 218

24.5 Синхронизация EBI 218

24.6 Совместная работа со SRAM 219

24.6.1 Работа без мультиплексирования 219

24.6.2 Мультиплексирование байтов адреса 0 и 1 219

24.6.3 Мультиплексирование байтов адреса 0 и 2 220

24.6.4 Мультиплексирование байтов адреса 0, 1 и 2 220

24.6.5 Требования к регистрам фиксации адреса 220

24.6.6 Временная диаграмма 220

24.7 Совместная работа со SRAM LPC-типа 220

24.7.1 Мультиплексирование данных с байтом адреса 0 220

24.7.2 Мультиплексирование данных с байтами адреса 0 и 1 221

24.8 Совместная работа с SDRAM 221

24.8.1 Поддерживаемые команды 221

24.8.2 3-портовая конфигурация интерфейса EBI 222

24.8.3 4-портовая конфигурация интерфейса EBI 222

24.8.4 Временная диаграмма 222

24.8.5 Инициализация 222

24.8.6 Регенерация 222

24.9 Комбинированное подключение к SRAM и SDRAM 223

24.10 Временная диаграмма интерфейса EBI 223

24.10.1 SRAM 223

24.10.2 SDRAM 224

24.11 Описание регистров модуля EBI 224

24.11.1 CTRL - регистр управления модулем EBI 224

24.11.2 SDRAMCTRLA - регистр A управления SDRAM 225

24.11.3 REFRESH - регистр периода регенерации SDRAM 226

24.11.4 INITDLY - регистр задержки инициализации SDRAM 226

24.11.5 SDRAMCTRLB - регистр В управления SDRAM 226

24.11.6 SDRAMCTRLC - регистр С управления SDRAM 227

24.12 Описание регистров управления выбором микросхем 228

24.12.1 CTRLA - регистр А управления выбором микросхемы 228

24.12.2 CTRLB (SRAM) - регистр В управления выбором микросхемы 229

24.12.3 CTRLB (SDRAM) - регистр В управления выбором микросхемы 230

24.12.4 BASEADDR - регистр базового адреса выбора микросхемы 230

24.13 Обзор регистров модуля EBI 231

24.14 Обзор регистров управления выбором микросхем 231

25 Аналогово-цифровой преобразователь ADC 232

25.1 Отличительные особенности 232

25.2 Обзор 232

25.3 Входные источники 233

25.3.1 Дифференциальный вход 233

25.3.2 Дифференциальный вход с усилением 234

25.3.3 Несимметричный вход 234

25.3.4 Внутренние входы 235

25.4 Каналы АЦП 236

25.5 Выбор опорного напряжения 236

25.6 Результат преобразования 236

25.7 Функция сравнения 238

25.8 Запуск преобразования 238

25.9 Синхронизация и временная диаграмма преобразования АЦП 238

25.9.1 Одиночное преобразование без усиления 238

25.9.2 Одиночное преобразование с усилением 239

25.9.3 Одиночные преобразования в двух каналах АЦП 239

25.9.4 Одиночные преобразования в двух каналах АЦП с усилением в канале 0 240

25.9.5 Одиночные преобразования в двух каналах АЦП с усилением в канале 1 240

25.9.6 Автоматический режим с усилением в двух каналах АЦП 240

25.10 DMA-передача 241

25.11 Прерывания и события 241

25.12 Калибровка 241

25.13 Приоритет каналов 241

25.14 Синхронизация выборок 242

25.15 Описание регистров модуля АЦП 242

25.15.1 CTRLA - регистр управления А модуля АЦП 242

25.15.2 CTRLB - регистр управления В модуля АЦП 243

25.15.3 REFCTRL - регистр управления опорным напряжением АЦП 243

25.15.4 EVCTRL - регистр управления событиями АЦП 244

25.15.5 PRESCALER - регистр предделителя синхронизации АЦП 245

25.15.6 INTFLAGS - регистр флагов прерываний АЦП 246

25.15.7 TEMP - временный регистр АЦП 246

25.15.8 CALL - регистр младшего байта калибровочного значения АЦП 246

25.15.9 CALH - регистр старшего байта калибровочного значения АЦП 246

25.15.10 CHnRESH - старший регистр результата канала АЦП n 247

25.15.11 CHnRESL - младший регистр результата канала АЦП n 247

25.15.12 CMPH - старший регистр сравнения модуля АЦП 248

25.15.13 CMPL - младший регистр сравнения модуля АЦП 248