1. Описание регистров управления выбором микросхем

   1. Ctrla - регистр а управления выбором микросхемы

Бит	7	6	5	4	3	2	1	0
+0x00	- ASIZE[4:0] MODE[1:0]								CTRLA
Чтение/запись	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
Нач значение	0	0	0	0	0	0	0	0

• Бит 7 - Res: резервный бит

Данный бит является резервным и всегда считывается с нулевым значением.

• Биты 6:2 - ASIZE[4:0]: размер адресного пространства

С помощью данных бит можно задать размер адресного пространства для линии выбора микросхемы. Заданное адресное пространство лежит выше базового адреса.

Таблица 24.17. Настройка адресного пространства

ASIZE[4:0]	Групповая конфигурация	Размер адресного пространства	Сравниваемые линии адреса
00000	256B	256 байт	ADDR[23:8]
00001	512B	512 байт	ADDR[23:9]
00010	1K	1 кбайт	ADDR[23:10]
00011	2K	2 кбайт	ADDR[23:11]
00100	4K	4 кбайт	ADDR[23:12]
00101	8K	8 кбайт	ADDR[23:13]
00110	16K	16 кбайт	ADDR[23:14]
00111	32K	32 кбайт	ADDR[23:15]
01000	64K	64 кбайт	ADDR[23:16]
01001	128K	128 кбайт	ADDR[23:17]
01010	256K	256 кбайт	ADDR[23:18]
01011	512K	512 кбайт	ADDR[23:19]
01100	1M	1 Мбайт	ADDR[23:20]
01101	2M	2 Мбайт	ADDR[23:21]
01110	4M	4 Мбайт	ADDR[23:22]
01111	8M	8 Мбайт	ADDR[23]
10000	16M	16 Мбайт (1)	-
прочее	-	-	(резерв)

Прим.:

• Используется все доступное пространство памяти данных

• Биты 1:0 - MODE[1:0]: режим выбора микросхемы

Данные биты предназначены для задания режима выбора микросхемы и типа интерфейса, используемого для подключения к внешней памяти или УВВ (см. таблицу 24.18).

Таблица 24.18. Настройка режима выбора микросхемы

MODE[1:0]	Групповая конфигурация	Описание
00	DISABLE	Выбор микросхемы отключен
01	SRAM	Выбор микросхем разрешен для SRAM
10	LPC	Выбор микросхем разрешен для SRAM LPC
11	SDRAM	Выбор микросхем разрешен для SDRAM(1)

Прим.:

• Поддержка SDRAM предусмотрена только у CS3.

2. Ctrlb (sram) - регистр в управления выбором микросхемы

От настройки данного регистра зависит конфигурация режима выбора микросхемы. Приведенное ниже описание действительно для режимов выбора микросхемы SRAM и SRAM LPC.

Бит	7	6	5	4	3	2	1	0
+0x01	- - - - - SRWS[2:0]								CTRLB
Чтение/запись	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
Нач значение	0	0	0	0	0	0	0	0

• Биты 7:3 - Res: резервные биты

Данные биты являются резервными и всегда считываются с нулевым значением.

• Биты 2:0 - SRWS[2:0]: состояния ожидания SRAM

Данные биты предназначены для задания количества состояний ожидания во время доступа к SRAM и SRAM LPC (см. таблицу 24.19). Длительность каждого состояния ожидания равна циклу синхронизации CLKPER2.

Таблица 24.19. Выбор длительности состояний ожидания

SRWS[2:0]	Групповая конфигурация	Длительность состояний ожидания
000	0CLK	0 циклов CLKPER2
001	1CLK	1 цикл CLKPER2
010	2CLK	2 цикла CLKPER2
011	3CLK	3 цикла CLKPER2
100	4CLK	4 цикла CLKPER2
101	5CLK	5 циклов CLKPER2
110	6CLK	6 циклов CLKPER2
111	7CLK	7 циклов CLKPER2