335

AVR XMEGA A

Оглавление

1 Про данное руководство 18

1.1 Рекомендации по чтению руководства 18

1.2 Ресурсы 18

1.3 Рекомендовано для прочтения 18

2 Обзор 19

2.1 Функциональная схема 20

3 ЦПУ AVR 21

3.1 Отличительные особенности 21

3.2 Обзор 21

3.3 Обзор архитектуры 21

3.4 Арифметико-логическое устройство 22

3.4.1 Аппаратное умножающее устройство 22

3.5 Программный поток 23

3.6 Временная диаграмма выполнения инструкций 23

3.7 Регистр статуса 24

3.8 Стек и указатель стека 24

3.9 Регистровый файл 25

3.9.1 Регистры X, Y и Z 25

3.10 Регистры RAMP и расширенной косвенной адресации 26

3.10.1 Регистры RAMPX, RAMPY и RAMPZ 26

3.10.2 Регистр RAMPD 26

3.10.3 Регистр расширенной косвенной адресации EIND 26

3.11 Доступ к 16-битным регистрам 27

3.11.1 Доступ к 24- и 32-битным регистрам 27

3.12 Защита от изменения конфигурации 27

3.12.1 Последовательность записи защищенных регистров ввода-вывода 27

3.12.2 Последовательность выполнения защищенных инструкций SPM/LPM 28

3.13 Fuse-биты для блокировки изменений 28

3.14 Описание регистров 28

3.14.1 Регистр защиты от изменения конфигурации CCP 28

3.15 Краткий обзор регистров 28

4 Запоминающие устройства 30

4.1 Отличительные особенности 30

4.2 Обзор 30

4.3 Flash-память программ 31

4.3.1 Сектор прикладной программы 31

4.3.2 Сектор таблицы приложения 31

4.3.3 Загрузочный сектор 32

4.3.4 Сигнатурный код производителя и ячейки калибровки 32

4.4 Fuse- и Lock-биты 32

4.5 Память данных 33

4.6 Внутреннее SRAM 33

4.7 EEPROM 33

4.7.1 Доступ к EEPROM в пространстве памяти данных 33

4.8 Память ввода-вывода 33

4.8.1 Регистры ввода-вывода общего назначения 34

4.9 Внешняя память 34

4.10 Память данных и арбитраж шины 34

4.10.1 Шинный приоритет 34

4.11 Временные характеристики доступа к памяти 34

4.12 Идентификация микроконтроллера 35

4.13 Отключение порта JTAG 35

4.14 Защита памяти ввода-вывода 35

4.15 Описание регистров контроллера NVM энергонезависимой памяти 35

4.16 Описание регистров - Fuse- и Lock-биты 36

4.16.1 FUSEBYTE0 - конфигурационный байт 0 энергонезависимой памяти - JTAG-идентификатор пользователя 36

4.17 Описание регистров - сигнатурный код производителя 36

4.17.1 RCOSC2M - регистр калибровочного значения внутреннего генератора частоты 2 МГц 36

4.18 Описание регистров - память ввода-вывода общего назначения 36

4.18.1 GPIORn - регистр ввода-вывода n общего назначения 36

4.19 Описание регистров внешней памяти 36

4.20 Описание регистров управления МК 36

4.20.1 DEVID0 - регистр 0 идентификатора МК 36

4.21 Обзор регистров контроллера энергонезависимой памяти 36

4.22 Обзор регистров Fuse- и Lock-бит 37

4.23 Обзор регистров кода сигнатуры производителя 37

4.24 Обзор регистров ввода-вывода общего назначения 38

4.25 Обзор регистров управления микроконтроллером 39

4.26 Векторы прерываний контроллера энергонезависимой памяти 39

5 Контроллер прямого доступа к памяти (DMA-контроллер) 40

5.1 Отличительные особенности 40

5.2 Обзор 40

5.3 Транзакция DMA 41

5.3.1 Передача блока и повтор 41

5.3.2 Передача пакета 41

5.4 Запуск передачи 41

5.5 Адресация 42

5.6 Приоритеты каналов 42

5.7 Двойная буферизация 42

5.8 Передача буферов 42

5.9 Обнаружение ошибок 42

5.10 Программный сброс 42

5.11 Защита 43

5.12 Прерывания 43

5.13 Описание регистров DMA-контроллера 43

5.13.1 CTRL - регистр управления DMA 43

5.13.2 INTFLAGS - регистр статуса прерываний DMA 44

5.13.3 STATUS - Регистр статуса DMA 44

5.13.4 TEMPH - старший байт временного регистра DMTEMP 44

5.13.5 TEMPL - младший байт временного регистра DMTEMP 45

5.14 Описание регистров DMA-канала 45

5.14.1 CTRLA - регистр А управления DMA-каналом 45

5.14.2 CTRLB - регистр B управления DMA-каналом 46

5.14.3 ADDRCTRL - регистр управления адресом DMA-канала 47

5.14.4 TRIGSRC - источник запуска DMA-канала 48

5.14.5 TRFCNTH - старший регистр счетчика байт при передаче блока по DMA-каналу 49

5.14.6 TRFCNTL - младший регистр счетчика байт при передаче блока по DMA-каналу 50

5.14.7 REPCNT - регистр счетчика повторов в DMA-канале 50

5.14.8 SRCADDR2 - регистр 2 адреса источника DMA-канала 50

5.14.9 SRCADDR1 - регистр 1 адреса источника DMA-канала 50

5.14.10 SRCADDR0 - регистр 0 адреса источника DMA-канала 50

5.14.11 DESTADDR2 - регистр 2 адреса получателя DMA-канала 51

5.14.12 DESTADDR1 - регистр 1 адреса получателя DMA-канала 51

5.14.13 DESTADDR0 - регистр 0 адреса получателя DMA-канала 51