Микропроцессоры Токхайм / 7.6. ДЕКОДИРОВАНИЕ АДРЕСОВ

7.6. ДЕКОДИРОВАНИЕ АДРЕСОВ

На рис. 7.16 представлена функциональная микропро­цессорная схема информационной системы. Данные могут быть введены с клавишного устройства и выведены на от­дельный индикатор. Линии управления и выбора данных представлены полностью. Адаптеры интерфейса ввода и вывода являются элементами Intel 8212. Синхронизация передачи данных из интерфейса выполняется простым пре­рыванием. В системе используется ВВ по принципу досту­па в память (порты обрабатываются как ячейки памяти). Каждый из интерфейсов был рассмотрен в § 7.5, здесь же мы остановимся на анализе цепей дешифратора адреса, которые могли бы быть использованы в такой системе.

На рис. 7.16 приведен вход дешифратора адреса, состо­ящий из четырех адресных линий старших разрядов (A12— A15). Назначением дешифратора адреса является выдача:

1. L-сигнала на линию выбора устройства ПЗУ, когда на четырехадресных линиях старших разрядов содержится 00002.

L-сигнала на линию выбора ОЗУ, когда на четырех | адресных линиях старших разрядов содержится 00102.

Выходного Н-сигнала на выход выбора устройства интерфейса, когда на четырех адресных линиях старших разрядов содержится 10002-

4. Выходного Н-сигнала на выход вы­бора устройства интерфейса, когда "на четырех адресных линиях старших разря­дов содержится 10012.

На рис. 7.7 приведена воображаемая память системы. В нулевом сегменте (адреса 0000—0FFFH) находятся 4096 ячеек ПЗУ. Номер сегмента здесь экви­валентен 00002, согласно которому выда­ется сигнал выбора ПЗУ. Во втором сег­менте содержатся 4096 других ячеек ОЗУ. Адреса, относящиеся к порту выво­да, находятся в восьмом сегменте, а отно­сящиеся к порту ввода — в девятом. От­метим, что любой из этих 4096 адресов (начиная с 8000Н) будет активизировать один соответствующий выход интерфейса. Это связано с тем, что декодируются только 4 из 16 адресных линий: в этом состоит процедура частичного декодиро­вания адреса, которая выполняется очень хорошо, если не добавлять другие уст­ройства. Таким же образом любой из 4096 адресов 9000—9FFFH будет активизировать вход интерфейса, здесь это так­же связано с тем, что адреса частично декодированы.

На рис. 7.18 показано простое реше­ние декодирования адреса. Для декодирования четырех адресных линий стар­ших разрядов (A12—A15) используются ИС дешифратора 1 из 16 и два инверто­ра.

Напомним, что дешифратор (или мультиплексор) иногда действует как вращающийся ком­мутатор, активизируя в заданный момент времени только один выход (0—15). Выход дешифратора 1 из 16 зависит от состояния линий выбора (S0—S3). Следовательно, если на линиях выбора имеется сигнал 0000, L-сигналом акти­визируется выход 0. Из рисунка видно, что выход дешифратора выдает 0 на линию выбора нулевого сегмента па­мяти. Если дешифратор выбирает линии 0010 (S3=0; S2 = =0 ; S1 = l; S0 = 0), выход 2 дешифратора 1 из 16 активи­зируется L-сигналом. Выход 2 используется для признания выбора ОЗУ.

Если четыре адресные линии старших разрядов содер­жат 10002, выход 8 дешифратора активизируется L-сигна­лом. Инвертор инвертирует этот выход для того, чтобы он был совместимым с импульсом HIGH, необходимым для активизации интерфейса вывода. Сигнал 10012 на выходах выбора дешифратора 1 из 16 также признает интерфейс ввода сигналом HIGH. Не использованные здесь выводы могут быть использованы в дальнейшем для развития пе­риферии или памяти.

Адреса ПЗУ и ОЗУ на рис. 7.16 полностью декодирова­ны, т.е. декодированы 16 линий и, следовательно все

возможные адреса доступны. Например, команда LDA, 9000Н ввела бы данные, исходящие из рассматриваемого как ад­реса памяти клавишного устройства. Рассмотрим также команду LDA, 9FFFH, т. е. ЗАГРУЗИТЬ данные в акку­мулятор, в нашем случае она будет связана с теми же по­ступающими с клавишного устройства данными. В случае ВВ по принципу доступа в память для того, чтобы порт ВВ был идентифицирован единственным шестнадцатеричным числом, нужно, чтобы 16 линий были декодированы или, если угодно, чтобы были полностью декодированы адрес­ные шины.

Рисунок 7.19 представляет собой схему полного деко­дирования. На рис. 7.19, а показан ввод 16 адресных линий в дешифратор. Только в случае, когда адрес порта будет

8000Н, элемент НЕ-ИЛИ выдает Н-сигнал выбора устрой­ства в интерфейс вывода. Все другие возможные сочета­ния 16 вводов дадут на выходе L-состояние, которое отме­нит линию выбора устройства и интерфейс вывода.

Рисунок 7.19,б показывает полную декодировку интер­фейса ввода. Здесь 9000Н является единственным адресом, который приведет выход элемента НЕ-ИЛИ в Н-состояние, активизируя интерфейс вывода по линии выбора данных. Все другие сочетания 0 и 1 повлекут за собой на выходе дешифратора L-состояние, при котором интерфейс не при­знается.

Упражнения

См. рис. 7.16 и 7.17. Если МП помещает 0300Н на адресную шину, (ПЗУ, ОЗУ) адресуется активи­зацией своей линии выбора (Н-, L-) сигналом.

См. рис. 7.16 и 7.17. Если МП помещает 8300Н на адресную шину, (вход, выход) интерфейса адре­суется подачей на свою линию выбора (Н-, L-) сиг­нала.

7.42. См. рис. 7.16. Постоянное запоминающее устройство с 4096 адресами (0000Н—0FFFH) (полностью, частично) декодируемо.

См. рис. 7.16. 4096 адресов 8000Н—8FFFH декоди­руемы ______ (полностью, частично).

См. рис. 7.16. Если входы выбора дешифратора 1 из 16 S3—1; S2=1; S1 = 1; S0=0, выход разреша­ется и выдает (Н-, L-сигнал).

См. рис. 7.16. Предположить, что в систему до­бавлено другое ОЗУ на 4К с адресами 1000Н—1FFFH. Вы­ход дешифратора 1 из 16 на рис. 7.18 мог бы быть

использован для управления линией выбора этого модуля.

Решения

7.40. ПЗУ; L-. 7.41. Выход; Н-. 7.42. ПЗУ имеет 4096 полностью декодируемых адресов (0000H—0FFFH), четыре адресные линии стар­ших разрядов (A12—A15) декодируются кроме него и устройством вы­вода. 7.43. Адреса 8000Н—8FFFH декодируемы частично. Линии млад­ших разрядов (A0—А11) декодируются дешифраторами адреса или уст­ройством вывода. 7.44. 1110, сегмент 1; L-сигнал. 7.45. Выход 1.

Дополнительные упражнения к гл. 7

Взаимные соединения элементов системы состав­ляют ____.

Интерфейс является границей между двумя устройствами, которые должны разделить _______.

7.48. Среди прочих процессов, характеризующих интерфейс, имеется ______ (построение матриц, синхронизация).

Три взаимосвязанные системы или системы, обес­печивающие поток данных в ЭВМ, составляют ________.

Когда МП прекратит управление адресными шина­ми и шинами данных для того, чтобы периферия могла по­лучить доступ в память, эта операция сокращенно назы­вается __________.

См. рис. 7.2. Адресная шина ______ (полностью,

частично) декодируема.

См. рис. 7.2. После выдачи _________ (Н-, L-) сигна­ла на входыиПЗУ будет _______ (записывать, счи­тывать).

См. рис. 7.4. Кружки и стрелки указывают на вре­менной диаграмме на соотношения причины и ________.

См. рис. 7.2. Выходы (О0—О7) ПЗУ находятся в

состоянии _______ (HIGH, высокого сопротивления), когда память недоступна.

7.55. См. рис. 7.5. Без цепи регенерации памяти ОЗУ является _____ (статическим, динамическим).

7.56. См. рис. 7.5. Оперативное запоминающее устройство составлено из _______(одной, многих) ИС.

7.57. См. рис. 7.5. Если линия управления записью со-

держит L-сигнал, ОЗУ находится в состоянии _____(записи, считывания).

7.58. Управление считыванием на рис. 7.5 признает вход _____ ОЗУ (Н-, L-) сигналом.

Полупроводниковая оперативная память называется ______.

См. рис. 7.5. Во время считывания выводы D0—D7

являются __________ (входами, выходами) и _________ (полу-

чают, выдают) данные.

7.61. Специальные команды IN и OUT используются при _______ (изолированном ВВ, программируемом ВВ).

7.62. _______ (Изолированные, Программируемые) ВВ

используются наиболее часто.

См. рис. 7.10,б. Интерфейс вывода содержит один порт _______ и для помещения данных.

См. рис. 7.10, а. Периферия является ______ (триг­гером, фотодиодом).

См. рис. 7.11, а. Треугольное устройство внутри интерфейса ввода является ______ вывода.

7.66. См. рис. 7.12. Система использует (про- граммируемый, изолированный) ВВ.

См. рис. 7.12. Буферы вывода интерфейса ВВ Intel 8212 признаются ________ (сигналом на выводе , по­стоянно).

См. рис. 7.14. Запись готовых данных осуществля­ется _______ .

7.69. См. рис. 7.14. Прерывание запрашивается _________

(интерфейсом ввода, МП) ______ (до, после) того, как

данные захватятся стробом интерфейса ВВ Intel 8212.

7.70. См. рис. 7.14. Получив запрос на прерывание, МП завершает выполнение текущей команды, помещает в стек текущий регистр и счетчик команд и ветвится в подпрограмму, называемую _________.

7.71. ________ является способом, согласно которому периодически выбирается каждое устройство ВВ для того, чтобы знать, запрашивает ли оно прерывание.

7.72. См. рис. 7.16. ___________ (Интерфейс вывода, ОЗУ)

захватывает данные и удерживает их на входах индика­тора.

См. рис. 7.16. Периферийным устройством ввода является ________.

См. рис. 7.16. Синхронизация передачи данных осуществляется системой _______________(опроса-прерывания, про­стого прерывания).

7.75. См. рис. 7.16. Адреса ОЗУ и ПЗУ декодируемы _______ (частично, полностью).

7.76. См. рис. 7.16. Адреса порта ввода и вывода декодируемы _______ (полностью, частично).

Решения

7.46. Интерфейс. 7.47. Информацию. 7.48. Синхронизация. 7.49. Ши­ну данных, адресную и управляющую шины. 7.50. ПДП. 7.51. Пол­ностью. 7.52. L-; считывать. 7.53. Следствия. 7.54. Высокого сопротив­ления. 7.55. Статическим. 7.56. Многих. 7.57. Записи. 7.58. ; L-. 7.59. ОЗУ. 7.60. Входами; получают. 7.61. Изолированном ВВ. 7.62. Програм­мируемые. 7.63. Защелку. 7.64. Фотодиодом (указателем бит). 7.65.

Буфером. 7.66. Изолированный. 7.67. Постоянно. 7.68. Прерыванием. 7.69. Интерфейсом ввода; после. 7.70. Подпрограммой обслуживания прерывания. 7.71. Опрос. 7.72. Интерфейс вывода. 7.73. Клавишное уст­ройство. 7.74. Простого прерывания. 7.75. Полностью. 7.76. Частично.