
- •Микропроцессоры и микропроцессорные системы
- •Содержание
- •Введение
- •Успехи интегральной технологии и предпосылки появления микропроцессоров
- •Основные схемотехнологические направления производства микропроцессоров
- •Характеристики микропроцессоров
- •Поколения микропроцессоров.
- •Машина пользователя и система команд
- •Архитектура 16-разрядного микропроцессора
- •Система команд i8086
- •Общая структура мпс
- •Структура микропроцессора и интерфейсные операции
- •Внутренняя структура
- •Командный цикл микропроцессора.
- •Машинные циклы и их идентификация.
- •Реализация микропроцессорных модулей и состав линий системного интерфейса
- •Внутренняя структура
- •Машинные циклы i8086 в минимальном и максимальном режимах
- •Структура микропроцессорных модулей на базе микропроцессора i8086
- •Подсистема памяти мпс
- •Распределение адресного пространства
- •Регенерация динамической памяти
- •Подсистема ввода/вывода мпс
- •Подсистема параллельного обмена на базе буферных регистров
- •Контроллер параллельного обмена к580вв55
- •Последовательный обмен в мпс
- •Универсальныйпоследовательный приемопередатчик кр580вв51
- •Подсистема прерываний мпс
- •Внутренние и внешние прерывания
- •Функции подсистемы прерываний и их реализация
- •Контроллеры прерываний
- •Подсистема прямого доступа в память мпс
- •Контроллер прямого доступа в память к580вт57
- •Высокопроизводительный 32-разрядный контроллер пдп 82380
- •Архитектура контроллера 82380
- •Интерфейс с главным процессором.
- •Функции контроллера пдп
- •Программируемый контроллер прерываний
- •Программируемые интервальные таймеры
- •Контроллер регенерации динамического озу
- •Генератор с состоянием ожидания
- •Сброс центрального процессора
- •Размещение карты регистров
- •Интерфейс с микропроцессором
- •Сигналы сопряжения с микропроцессором 80386
- •Синхронизация шины контроллера 82380
- •Конвейеризация адресов
- •Организация мпс на базе секционированных бис
- •Арифметико-логические секции
- •Секции управления и устройства управления
- •Эволюция структур сфам.
- •Секции управления адресом микрокоманд серии к1804.
- •Организация управляющего автомата
- •Структура устройств обработки данных
- •Мпс с одно- и двухуровневым управлением
- •Расширение архитектурыAm2900
- •Базовый процессорный элемент к1804вм1
- •Организация основных блоков
- •Система инструкций
- •Однокристальные микроЭвм
- •Однокристальные микро-эвм к1816ве48/49/35
- •Структура омэвм
- •Элементы архитектуры омэвм
- •Порты ввода/вывода
- •Система команд омэвм
- •Расширение ресурсов омэвм
- •Однокристальная микроЭвм к1816ве51
- •Семейство однокристальных эвмmcs-51
- •Структура микро-эвм к1816ве51
- •Архитектурные особенности микро-эвм
- •Организация внутренней памяти данных.
- •Машинные циклы и синхронизация микро-эвм
- •Внешние устройства микро-эвм
- •Описание последовательного порта.
- •Таймеры-счетчики
- •Подсистема прерываний
- •Система команд
- •Системы проектирования и отладки мпс
- •Проблемы и особенности отладки мпс
- •Особенности отладки мпс на разных этапах ее существования.
- •Статические отладчики
- •Логические анализаторы
- •Сигнатурные анализаторы
- •Идея сигнатурного анализа
- •Оборудование сигнатурного анализа и требования к проверяемой схеме
- •Системы проектирования мпс
- •Внутрисхемные эмуляторы
- •Литература
Программируемые интервальные таймеры
На структурной схеме Рис. 9 .58показаны четыре 16-разрядных программируемых таймера контроллера 82380. По функционированию все таймеры идентичны своему предшественнику 82С54. Каждый таймер может работать в любом из шести различных режимов несмотря на то, что для всех четырех таймеров используется один общий тактовый вход. Этот вход может быть не зависящим от системной тактовой частоты. Микропроцессор 80386 может устанавливать и считывать текущее содержимое счетчика таймера в любой момент времени независимо от режима работы таймера. Выходы таймеров могут быть подключены к каким-нибудь системным функциональным устройствам, что в целом может способствовать упрощению структуры системы.
Таймер
0 занимает особое положение. Он обычно
служит для формирования прерываний по
времени, и его выход заводится
непосредственно на вход контроллера
прерываний. Этот таймер не имеет выхода
из контроллера 82380. С помощью таймера 1
ведется отсчет времени для формирования
цикла регенерации.
Рис.9.58. Структура программируемых интервальных таймеров
Выход таймера 2 соединяется с каким-либо входом запроса прерывания для обеспечения других функций таймера. Выходы таймеров 1 и 2 могут использоваться для специальных целей, а также для обобщенных целей таймера и счетчика.
Контроллер регенерации динамического озу
На Рис. 9 .59 приведена структурная схема контроллера регенерации динамического ОЗУ 82380, в состав которого входят 24-разрядный счетчик адреса регенерации и логические схемы арбитража. Типовой цикл регенерации для шины микропроцессора 80386 включает только шесть тактов. На выходе таймера 1 периодически появляются запросы цикла регенерации, по которым контроллер выставляет запрос доступа к системной шине с помощью сигнала HOLD. Если после этого микропроцессор или другое ведущее устройство на шине подтверждает запрос, то контроллер регенерации динамического ОЗУ выполняет операцию чтения из памяти по адресу, содержащемуся на этот момент в регистре адреса регенерации. Одновременно активизируется сигнал REF#, вызывающий выполнение регенерации вместо обыкновенного чтения памяти. Управление шиной возвращается микропроцессору в конце описанного цикла.
Запрос на доступ к шине от контроллера регенерации динамического ОЗУ имеет высший приоритет, поэтому он может прервать любой активный процесс, происходящий с использованием ПДП.
Рис.9.59. Контроллер регенерации
динамического ОЗУ
Такая организация работы позволяет контроллеру ПДП пересылать большие блоки данных, не влияя на функции по регенерации памяти. Это достигается тем, что контроллер регенерации динамического ОЗУ не целиком захватывает управление шиной, а как бы "скрадывает" циклы шины из процесса ПДП. При этом 24-разрядный счетчик адреса регенерации может увеличиваться программно, чтобы изменялись используемая разрядность шины и способ организации памяти в виде банков.
Генератор с состоянием ожидания
Структурная схема программируемого генератора 82380 с выходным сигналом READY (готовность) для шины микропроцессора 80386, называемого генератором с состоянием ожидания, представлена на Рис. 9 .60. Генератор с состоянием ожидания может быть активизирован любым периферийным устройством, в цикл работы которого требуется ввести такты ожидания. По таким запросам генератор поддерживает входной сигнал READY микропроцессора в неактивном состоянии в течение предварительно определенного числа тактов шины. В генераторе имеется шесть программно доступных регистров состояния ожидания – по три для доступа к памяти и обращения к устройствам ввода-вывода. Любой из этих шести регистров может быть выбран с помощью двухразрядного сигнала выбора состояния ожидания и сигнала M/IO# от ведущего устройства на шине. В четырехразрядные регистры состояния ожидания могут быть записаны коды номеров состояний ожидания 0 – 15. Независимо от того, активный или нет генератор с состояниями ожидания, он постоянно отслеживает состояние микропроцессора или другого ведущего в данный момент устройства на шине.
Если ведущее устройство на шине находится в режиме конвейерной работы, то генератор вводит такты ожидания, число которых равно значению, записанному в один из шести выбранных регистров состояний ожидания. Если же ведущее устройство работает в неконвейерном режиме, то в цикл шины вводится один такт ожидания. После сброса во все шесть регистров оказывается загружено значение FFH (разряды D7 — D4 и D3 — D0), что задает максимально возможное число тактов ожидания.
Любое периферийное устройство, которое может формировать свой собственный сигнал READY, может также запретить работу генератора с состояниями ожидания 82380, установив оба сигнала выбора регистров в состояние высокого уровня. Однако это не лишит генератор 82380 способности определить по состоянию конвейера число тактов ожидания в последующих циклах шины.