9.2.1.1.3 D-триггеры (триггеры задержки)

Содержат информационный (D) вход и тактовый (синхро, С) вход (рисунок 9.36).

а	б
Рисунок 9.36

Существуют однотактные D-триггеры (рисунок 9.36, а), которые переключаются потенциалом или импульсом на тактовом входе, и двухтактные D-триггеры, которые переключаются динамическим сигналом (перепадом), например, из 1 в 0 (рисунок 9.36, б).

Ниже показаны: принципиальная схема (рисунок 9.37, а) и временные диаграммы работы (рисунок 9.37, б) однотактного D-триггера, выполненного на однотактном синхронном RS-триггере (RSC-триггере - DD1) и логическом элементе DD2.

а	б
Рисунок 9.37

В момент прихода тактового импульса D-триггер переключается в состояние, определяемое сигналом на информационном входе D, т.е. схема запоминает сигнал на входе D в момент поступления синхроимпульса (Q^t+1 = D) и хранит его до следующего тактового импульса. Задержка равна интервалу времени между моментами прихода информационного сигнала на D-вход и поступлением синхросигнала на С-вход: t_зад1 = t₂ - t₁; t_зад2 = t₄ - t₃ (рисунок 9.37, б). D-триггеры широко применяются в качестве элементов памяти, способных хранить 1 бит информации.

Ниже показаны: обозначение на электрических схемах (рисунок 9.38, а) и принципиальная схема (рисунок 9.38, б) двухтактного D-триггера, переключающегося перепадом из 1 в 0 на динамическом синхровходе С.

а	б
в
Рисунок 9.38

Триггер выполнен на основе двух однотактных RSC-триггеров (DD1, DD2) и двух инверторов (DD3, DD4).

D-триггер можно использовать в качестве триггера со счетным входом (Т-триггера), если соединить его выводы как показано на рисунке 9.38, в.

9.2.1.1.4 Jk-триггеры

Является наиболее универсальным среди синхронных триггеров.

Ниже показаны: обозначение на электрических схемах (рисунок 9.40, а), принципиальная схема (рисунок 9.40, б), таблица истинности (таблица 9.13) и временные диаграммы работы (рисунок 9.40, в) двухтактного синхронного JK-триггера, переключающегося перепадом из 1 в 0 на динамическом синхровходе С.

а	б
в
Рисунок 9.40

Таблица 9.13
№ набора	J	K	C	Qt+1
0	0	0		Qt
1	0	1		0
2	1	0		1
3	1	1

Рассмотрим работу JK-триггера. Исходное состояние схемы - нулевое (U_Q = 0) (рисунок 9.40, в). При поступлении среза первого тактового импульса (момент t₁) сигнал на J-входе равен 1, а на К-входе - 0. Поэтому триггер переключается в единичное состояние. Срезом второго тактового импульса схема переключается в нулевое состояние (момент t₂), т.к. в это время J=0, а К=1. В момент t₃ оба управляющих сигнала J=K=0, поэтому состояние схемы не изменяется (Q^t+1 = Q^t). При поступлении среза 4-го синхроимпульса (момент t₄) J=K=1, поэтому триггер переключается в положение, противоположное исходному:

На основе универсального JK-триггера может быть построен ряд других триггеров.

Синхронный RS-триггер. Отождествим J=S и K=R. При запрете комбинации J=S=1 и K=R=1 таблица 9.13 сводится к таблице истинности RS-триггера (таблица 9.11). Поэтому рассмотренная схема (рисунок 9.40) может использоваться в качестве двухтактного синхронного RS-триггера.

Счетный Т-триггер. В нем используется только 4-я строка таблицы 9.13. Для этого входы J и K присоединяются к потенциалу, соответствующему логической единице: J=K=1 (рисунок 9.41, а).

а	б
Рисунок 9.41

D-триггер. В этом триггере , т.е. помимо тактового имеется только один входD (рисунок 9.41, б). Из таблицы 9.13 (2-я и 3-я строки) видно, что в D-триггере Q^t+1 = D, т.е. последний запоминает сигнал на входе D в момент среза тактового импульса и хранит его до следующего синхросигнала.