Иерархические кластерные конфигурации (метакластеры) 41
Физика компьютеров 2011 Л.А. Золоторевич
Иерархические кластерные конфигурации (метакластеры) 42
Концепция предусматривает реализацию потокового архитектурного уровня как на базе однородной вычислительной среды (ОВС) с использованием оригинальных СБИС ОВС, разрабатываемых в рамках Программы, так и на базе других (альтернативных) структурных и технических решений (например, на базе нейроструктур, программируемых логических схем
(FPGA типа XILINX) и др.).
По сути вычислительные модули потокового уровня являются сопроцессорами вычислительных ресурсов кластерной конфигурации.
Предпосылкой объединения двух программно-аппаратных решений (кластерного и потокового) для организации параллельной обработки в рамках одной вычислительной системы является то, что эти два подхода своими сильными сторонами компенсируют недостатки друг друга.
Физика компьютеров 2011 Л.А. Золоторевич
Иерархические кластерные конфигурации (метакластеры) 43
Тем самым, в общем случае, каждая прикладная проблема может
быть разбита на:
−фрагменты со сложной логикой вычисления, с крупноблочным
(явным статическим или скрытым динамическим) параллелизмом,
эффективно реализуемые на кластерном уровне с использованием Т-системы и других (классических) систем поддержки параллельных вычислений;
−фрагменты с простой логикой вычисления, с конвейерным или мелкозернистым явным параллелизмом, с большими потоками информации, требующими обработки в реальном режиме времени,
эффективно реализуемые на потоковом уровне.
Физика компьютеров 2011 Л.А. Золоторевич
Иерархические кластерные конфигурации (метакластеры) 44
Рассмотренные архитектурные принципы создания суперкомпьютеров семейства «СКИФ» позволяют эффективно реализовать любые виды параллелизма.
Архитектура является открытой и масштабируемой, т.е. не накладывает жестких ограничений к программно-аппаратной платформе узлов кластера, топологии вычислительной сети, конфигурации и диапазону производительности суперкомпьютеров.
Вычислительные системы, создаваемые на базе основополагающих концептуальных архитектурных принципов, могут оптимально решать как классические вычислительные задачи математической физики и линейной алгебры, так и специализированные задачи обработки сигналов, моделирования виртуальной реальности, задачи управления сложными системами в реальном времени и другие приложения.
Физика компьютеров 2011 Л.А. Золоторевич
Особенности модуля потокового уровня |
45 |
|
|
Модуль потокового уровня, или базовый вычислительный модуль (БВМ) |
|
однородной вычислительной среды (ОВС) предназначен для потоковой |
|
обработки информации с помощью матрицы процессорных |
|
элементов. Потоковая обработка информации построена на принципах |
|
параллельной конвейерной обработки. |
|
Матрица процессорных элементов является основным вычислительным |
|
устройством базового вычислительного модуля (БВМ). Она состоит из |
|
нескольких плат с установленными на них БИС ОВС, соединенных |
|
шлейфами. Управление матрицей процессорных элементов осуществляется |
|
с помощью платы управления, устанавливаемой в PCI-слот |
|
вычислительного узла. |
|
Входные/выходные информационные потоки и сигналы управления |
|
поступают на матричное вычислительное устройство с платы управления. |
|
Перед обработкой данных на матричном вычислительном устройстве |
|
производится инициализация и загрузка программ в процессорные элементы. |
|
Программы, выполняемые на матрице, находятся в памяти платы |
|
управления. |
|
В памяти платы управления также находятся данные для обработки и |
|
результаты вычислений. |
|
Физика компьютеров 2011 Л.А. Золоторевич
Иерархические кластерные конфигурации (метакластеры) 46
Физика компьютеров 2011 Л.А. Золоторевич
Иерархические кластерные конфигурации (метакластеры) |
47 |
Каждая БИС процессорных элементов, разработанных по программе |
|
«СКИФ», содержит 25 процессорных элементов. |
|
Все БИС, устанавливаемые на плате, имеют единую |
|
синхронизацию и организованы в двумерную структуру. |
|
Известно, что такие структуры отличаются линейной |
|
масштабируемостью. Линейная масштабируемость означает, что |
|
наращивание количества процессорных элементов влечет за собой |
|
линейный рост вычислительной производительности. Поэтому одним |
|
из способов увеличения производительности является увеличение |
|
количества процессорных элементов в БИС и увеличения частоты |
|
синхронизации их работы. |
|
На процессорном элементе БИС реализовано 49 команд. |
|
С помощью этих команд можно реализовать практически любой |
|
алгоритм. Поэтому БВМ ОВС можно настраивать на решение разных |
|
задач потоковой обработки. |
|
Физика компьютеров 2011 Л.А. Золоторевич
Структурная схема БВМ ОВС |
48 |
|
Физика компьютеров 2011 Л.А. Золоторевич
Структурная схема БВМ ОВС |
49 |
|
подключаются |
||
Плата управления ОВС и сетевые адаптеры |
||
через системную шину PCI. |
|
Всостав платы управления входят:
узел управления и загрузки матрицы,память хранения данных,память хранения программ,
блок регистров хранения конфигурации платы управления,контроллер шины PCI.
Вблок регистров хранения
конфигурации платы управления управляющая программа записывает тип данных, обрабатываемых матрицей, начальные адреса расположения данных в памяти хранения.
Физика компьютеров 2011 Л.А. Золоторевич
Структурная схема БВМ ОВС |
50 |
|
|
Обработка данных на матрице процессорных элементов является |
|
одним из лучших решений для обработки сигналов в реальном |
|
масштабе времени, решения задач линейной алгебры и моделирования |
|
сложных процессов. Поэтому в зависимости от типов решаемых задач |
|
в вычислительную систему могут входить только БВМ ОВС или БВМ ОВС |
|
вместе с вычислительными узлами последовательной обработки на основе |
|
микропроцессоров Intel, AMD и т.д. Причем в зависимости от |
|
производительности процессоров серверной платформы БВМ ОВС и |
|
требований выполняемой задачи - может устанавливаться одна или |
|
несколько плат управления или использоваться несколько БВМ ОВС. |
|
В этом случае для повышения производительности и эффективности выполнения программ целесообразно организовать специальную сеть передачи данных между платами управления отдельных ОВС.
Это целесообразно делать, когда алгоритм потоковой обработки данных, превышает размер, реализованный в командах процессорных элементов матрицы. Для этого необходимо соединить шинами управления узлы управления и загрузки матрицы, и шинами данных дополнительные блоки памяти, введенные в состав платы управления, отдельных ОВС.
Физика компьютеров 2011 Л.А. Золоторевич