Разработка входных и выходных регистров хранения числовой информации, участвующей в операции сложения.
Регистры входов и выхода имеют одинаковую структуру и строятся на двухтактных синхронных J-Kтриггерах. Каждый регистр содержит 13 триггеров (12 значащих и 1 знаковый).
На вход Jтриггера подается информационный бит, на входK– его инверсия.
На синхровходы С подается сигнал с распределителя сигналов, на инверсные входы Rподается сигнал начальной установки, переводящий триггеры в нулевое состояние
Разработка регистра признаков результата.
Регистр признаков хранит информацию о результате работы устройства. Регистр состоит из 4 триггеров. Первый содержит 1, если результат отрицательный, второй – положительный, третий – результат равен нулю. Четвертый триггер переходит в единичное состояние при возникновении переполнения разрядной сетки (при этом остальные триггеры переводятся в 0-е состояния).
2.4.1. Проектирование распределителя сигналов Расчет временных параметров устройства управления.
Устройство, вырабатывающее управляющие сигналы СИ1, СИ1, СИ3 и СИ4, называется распределителем сигналов.
Распределитель сигналов имеет 4 выхода и предназначен для управления процессом работы устройства. Назначение сигналов, на каждом из четырех выходов распределителя:
первая ветка: сигнал подается на синхровход Cрегистров входов, происходит занесение данных в регистры;
вторая ветка: сигнал подается на синхровход Cрегистров выходов, происходит занесение данных в регистры;
третья ветка: сигнал подается на синхровход Cрегистра признаков, происходит занесение флагов окончания процесса в регистр;
четвертая ветка: сигнал подается на асинхронный вход Rтриггера пуска, происходит останов процесса.
Входными сигналами распределителя сигналов являются импульсы с генератора импульсов. Генератор вырабатывает импульсные сигналы длительностью 2 нсек со скважностью 1. Распределитель сигналов должен «выделить» из этой последовательности 4 сигнала с определенной временной задержкой между ними.
При проектировании подобного распределителя сигналов, в первую очередь необходимо определить временные интервалы Т1, Т2иT3.
Т1— характеризуется временем работы трехразрядного десятичного сумматора комбинационного типа. Для определения этой величины надо определить время задержки сигналов по каждой схеме, которая входит составной частью в общую схему.
Начнем с одноразрядного двоичного сумматора. Задержка по цепи вход-выход Р будет определяться тремя ЛЭ и равна 3 нсек. Задержка вход-выход S (по самой длинной цепи) будет определяться пятью ЛЭ и равна 3 нсек.
Расчет задержки сигналов в одноразрядном десятичном сумматоре. При определении этих значений необходимо исходить из общей картины работы сумматора. Будем анализировать самые «длинные цепи». Два слагаемых приходят на входы устройства, и есть перенос по всем 4 разрядам. Сигнал γ’8появится с задержкой 12 нсек (3 нсекx4 разр.). Далее сигнал проходит цепь коррекции и в точке Fкбудет с задержкой 14 нсек (11 нсек + 3 нсек). Следовательно, по выходу Пiзадержка будет 15 нсек. Далее сигнал идет через двоичные сумматоры ввода коррекции, и на выходеγ8появится через 22 нсек (12 нсек + 3 нсек + 3 нсек + 4 нсек).
Задержка в преобразователе будет 3 нсек (1 нсек x3 ЛЭ).
Расчет задержки сигналов в трехразрядном десятичном сумматоре также необходимо проводить, используя знания принципов сложения величин. При поступлении двух слагаемых на входы самой длинной цепью будет: прохождение операндов через преобразователи и поступление на сумматоры: со входов DC3 сигнал по Пiпойдет на вход Пi-1DC2; со входа Пi-1DC2 через выход ПiDC2 на вход Пi-1DC1; со входа Пi-1DC1 через ПiDC1 на вход учитывающего знак суммы сумматораSM; со входа сумматора через выходPна вход Пi-1DC3; со входа Пi-1DC3 на выходы этого сумматора и через выходной преобразователь на выходы устройства. Итого: 67 нсек (3 нсек + 12 нсек + 12нсек + 12 нсек + 3 нсек + 22 нсек + 3 нсек)
Так как Т1 должно быть кратно 4 (длительность импульса 2 нсек и промежуток между импульсами также 2 нсек.} и более 67 нсек, то Т1 = 68 нсек
Временной интервал Т2 определяется задержкой сигнала во входных цепях регистра признаков. Комбинационная схема на входе триггера, отвечающего за признак равенства нулю результата, имеет задержку 4 нсек, поэтому Т2 = 4 нсек.
Величина Т3 также равна 4 нсек, так как сигнал останова СИ 4 идет непосредственно за сигналом СИ 3.
Имея временные интервалы между выходными сигналами в распределителе сигналов, можно приступить к проектированию данного устройства.
Распределитель сигналов является генератором следующих четырехразрядных двоичных чисел: