В дальнейшем данную схему будем изображать следующим образом
При наступлении переполнения разрядной сетки результат получается неправильным. Чтобы фиксировать наступление переполнения необходимо спроектировать специальную схему. В основу проектирования этой схемы положено правило наступления переполнения разрядной сетки. Оно гласит: переполнение наступает:
при сложении двух положительных величин результат получается отрицательным;
при сложении двух отрицательных величин результат получается положительным.
Обозначим:
а0и b0— знаки слагаемых;
c0— знак результата;
φ— знак переполнения.
По правилам переполнения составим таблицу истинности для переключательной функции φ.
Таблица истинности для функций φ
|
а0 |
b0 |
c0 |
φ |
|
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
|
0 |
1 |
0 |
0 |
|
0 |
1 |
1 |
0 |
|
1 |
0 |
0 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
|
1 |
1 |
1 |
0 |
Для построения схемы получим МДНФ переключательной функции с помощью диаграммы Вейча:
|
|
a |
| ||
|
b |
|
1 |
1 |
1 |
|
|
1 |
1 |
|
1 |
|
|
|
c |
| |
Приводим в базис «и – не, и»
Функциональная схема фиксирующая переполнение
Условное изображение этой функциональной схемы будет следующим.
Разработка схемы для определения знака суммы.
Согласно правилам сложения в обратном коде, знаковые разряды участвуют в операции сложения наравне с остальными разрядами. При этом учитывается перенос в знаковый разряд и перенос из знакового разряда. Поэтому для получения знака результата можно использовать одноразрядный двоичный сумматор.
Разработка функциональной схемы многоразрядного десятичного сумматора
Обозначим слагаемые, поступающие на вход сумматора:
A=a0a1a2a3, гдеa0— знак числа,ai— десятичная цифра, которая представляется в двоично-десятичном коде следующим образом:ai=αi8αi4αi2αi1;
B=b0b1b2b3, гдеb0— знак числа,bi=βi8βi4βi2βi1.
Результат от сложения обозначим:
C=c0c1c2c3, гдеc0— знак числа,ci=γi8 γi4 γi2 γi1.
Используя все полученные результаты можно построить структурную схему 3-х разрядного десятичного сумматора (рис. 2.3.15).
На вход сумматора поступают два трехразрядных десятичных числа. Каждая тетрада этих чисел по отдельности проходит через преобразователь, и каждые две соответствующие тетрады обоих чисел поступают на входы одноразрядных десятичных сумматоров. Эти сумматоры соединены последовательно, аналогично соединению двоичных сумматоров. Кроме того, выход Пiпервого сумматора подводится на вход схемы, учитывающей знак суммы. Сигнал с входаPэтой схемы подводится на вход первого одноразрядного десятичного сумматора Пi-1. Этим достигается прибавление "1" к младшему разряду при сложении в обратном коде.
Получившиеся на выходах одноразрядных десятичных сумматоров значения пропускаются через преобразователи, и на их выходах получаются значащие разряды искомого числа (суммы). Знак суммы вырабатывается «схемой, учитывающей знак суммы» (SM).
Знак суммы, а также знаки входных чисел, поступают на «схему, фиксирующую переполнение» (Пер).
Разработка входных и выходных регистров хранения числовой информации, участвующей в операции сложения.
Для правильного функционирования полученной схемы трехразрядного десятичного сумматора необходимо зафиксировать величины, которые участвуют в сложении, величину полученного результата и признаки результата. Это можно сделать, используя входные и выходные регистры и регистр признаков. Однако, кроме регистров, необходимо устройство, которое будет синхронизировать работу этих регистров и осуществлять остановку после получения результата.
Это устройство вырабатывает 4 синхроимпульса с различными временными задержками между ними (СИ1, СИ2, СИ3 и СИ4). Первый импульс позволяет записать два операнда во входные регистры. Как только эта информация будет записана, величины появляются на входах сумматора, и сумматор начинает производить обработку информации. Второй импульс позволяет записать информацию в выходной регистр, когда результат получен. Третий импульс позволяет получить в регистре признаков все признаки результатов. И четвертый импульс останавливает процесс вычислений. Между импульсами существуют временные интервалы, во время которых обрабатывается информация.
Регистры входов и выхода имеют одинаковую структуру и строятся на синхронных двухтактных J-Kтриггерах с асинхронными установочными входамиRиS. Каждый регистр содержит по 13 триггеров (12 значащих двоичных разрядов и 1 знаковый).
На вход Jтриггера подается информационный бит. На входK— инверсия информационного бита. При подаче единицы на входJи нуля на входKтриггер устанавливается в единичное состояние. При подаче нуля на входJи единицы на входKтриггер устанавливается в нулевое состояние. Такой принцип используется при проектировании триггеров в регистре признаков.
На синхровход Cподается синхросигнал от распределителя сигналов (для регистров входов СИ1, для регистра выходов СИ2). По синхросигналу информация заносится в триггер.
На инверсный вход Rподается сигнал НУ (начальная установка) для перевода триггера в нулевое состояние.
