21.Модели сегментации памяти в 32-pазpядных пpоцессоpах. Страничный уровень виртуальной памяти.

Виртуальная память – совокупность программно-аппаратных средств, позволяющих разрабатывать программы в независимом модельном адресном пространстве, не ограниченном ресурсами (размерами) физической памяти.

Модели сегментации памяти в 32-pазpядных процессорах:

На сегментном уровне ВП м.б. реализована 3 моделями:

1.Плоская модель памяти (FLAT)

Суть: все сегменты отображаются в единое физическое адресное пространство, а смещение может относиться как к области кода, так и к области данных.

В таком дескрипторе баз.адрес=0, а макс. размер=4Гб.

Все регистры указывают на один базовый адрес. В такой модели нет ситуаций исключения выхода за границу сегмента (4Гб>макс. реально существующей ОП)

2.Защищенная плоская модель.

Похожа на обычную плоскую модель, но границы сегментов устанавливаются в соответствии с фактически существующей ОП.

Исключение защиты генерируется при попытке доступа к несуществующей памяти. Такая модель используется в системе, где запрещен механизм подкачки страниц.

3.Многосегментная модель.

Каждой программе выделяются собственные сегменты и своя дескрипторная таблица.

Сегменты м.б. с исключительным доступом (чаще всего или могут разделяться несколькими программами (системные библиотеки).

CS-

SS-

DS-

ES-

FS-

GS-

Страничный уровень виртуальной памяти.

Сегментный уровень ВП формирует линейный адрес (32х разр: адрес в несегментированном однородном адресном пространстве)(32разр.->4Гб).

Если страничная память отключена, линейный адрес является физическим. Если включена (включена подкачка страниц) линейный адрес либо транслируется в физический адрес элемента памяти, либо генерируется исключение по отсутствию страниц.

Страницы имеют фиксированный размер 4кбайта. Если использовать одну таблицу страниц, пришлось бы потратить на нее 4Мб. Поэтому реализованы 2 уровня преобразования:

1.каталог страниц адресует до 1К страничных таблиц 2го уровня. Таблицы страниц сами являются страницами.

PDBR хранит базовый адрес ???????.

При управлении памятью м. реализовать:

а)один каталог для всех задач;

б)по одному каталогу для каждой задачи.

Элемент таблицы страниц:

P – бит присутствия (Present) страницы в физической памяти.

Р=1-страница в памяти, Р=0-на внешнем носителе (в этом случае элементы таблицы содержат информацию о размещении страницы во внешней памяти.

R/W – разрешение доступа по чтению/записи.

U/S – режимы пользователя/супервизора.

Оба используются для защитных проверок.

PWT – запись страницы прозрачна.

PCD – кэширование на уровне страниц запрещено.

Оба используются для управления страничным КЭШом.

А(Access) – указывает, что доступ к странице произошел (данный элемент – страница занят).

D(Dirty) – указывает, что произошел доступ по записи. Это означает, что при обращении к странице в физической памяти.

AVAIL(Available) – страница доступна для использования ОС-ой (программистом).

Последние использованные элементы таблиц страниц кэшируются во внутреннем ассоциативном буфере процессора (TLB). При управлении этот буфер очищается изменением в CR3.