Задача 3

Вычертить схему ЗУ заданной емкости (V), используя микросхемы ОЗУ. Указать структуру адреса и адресацию ячеек ЗУ в шестнадцатиричной систе­ме. Пояснить обращение по одному из произвольно выбранных адресов при заданном типе обращения (таблица 3).

Таблица 3

№ варианта	0	1	2	3	4
Тип микросхемы ОЗУ	КР537РУ2А (4096х1)	К155РУ5 (256х1)	К500РУ415 (1024х1)	КР188РУ2А (256х1)	КР541РУ1А (4096х1)
Емкость ЗУ; V, [к. слов]	64	32	16	8	16
Разрядность ячейки ЗУ (разрядность слова)	16	8	16	8	16
Тип обращения	запись	чтение	запись	чтение	запись
№ варианта	5	6	7	8	9
Тип микросхемы ОЗУ	КР541РУ31 (8192х1)	КР565РУ1А (4096х1)	КР565РУ2А (1024х1)	КР541РУ3 (16384х1)	КР541РУ31 (8192х1)
Емкость ЗУ; V, [к. слов]	64	32	8	64	32
Разрядность ячейки ЗУ (разрядность слова)	8	16	8	16	8
Тип обращения	чтение	запись	чтение	запись	чтение

Методические указания по выполнению задачи 3

Для выполнения задания необходимо повторить основные параметры запоминающих устройств [4], с. 61 - 62, структуру микросхемы ОЗУ [4], с. 63…64, принципы наращивания числа и разрядности ячеек ЗУ [4], с. 65…67; 1, с. 74 - 80.

Задание нужно выполнять в следующем порядке:

1) Вычертить структурную схему заданной микросхемы ОЗУ (запоминающей матрицы). Определить структуру адреса запоминающих элементов (ЗЭ) внутри матрицы ОЗУ.

Запоминающее устройство (ЗУ) - комплекс технических средств, реализующих функцию памяти. ЗУ состоит из нескольких частей со строго определенным функциональным назначением. Основным устройством любого ЗУ является накопитель информации, непосредственно предназначенный для хранения информации. Накопитель состоит из запоминающих элементов, каждый из которых хранит один бит информации. Запоминающие элементы объединяются в ячейки памяти. Ячейкой называется совокупность запоминающих элементов, обращение к которым при записи или чтении информации производится одновременно. Число бит информации, хранимых в одной ячейке, называют словом памяти.

Основными характеристиками ЗУ являются емкость, разрядность, быстродействие.

Емкость - максимальное количество информации, которое может храниться в ЗУ. Емкость выражается в количестве слов с указанием их разрядности ( числа бит в слове), а также может оцениваться в битах, байтах. Для оценки емкости часто используется единица «К» (кило), равная 1024, т.е. 2¹⁰. Аналогично единица «М» (мега) равна 2²⁰ = 1048576.

Накопители информации состоят из множества запоминающих элементов (ЗЭ), каждый из которых хранит один бит информации. В полупроводниковых оперативных ЗУ для хранения информации используются триггеры (статические ЗЭ) и накопительные емкости (динамические ЗЭ). Каждый ЗЭ имеет два вида цепей: адресные и разрядные (рисунок 1).

Рисунок 1

Адресные цепи служат для выборки ЗЭ: разрешается чтение или запись информации только из того ЗЭ, у которого возбуждены адресные цепи. ЗЭ может иметь одну адресную цепь X (рисунок 1а) или две цепи (рисунок 1б) X и У.

Запоминающие матрицы. ЗЭ объединяются в запоминающие матрицы. В зависимости от организации различают матрицы различной размерности (D - dimention). 2D - двухразмерные, 3D - трехразмерные и др. Размерность определяется количеством цепей, которые используются для одного обращения к ЗЭ. В матрицах 2D при обращении к ЗЭ используются две цепи: одна адресная у. одна из разрядных. Матрицы типа 2D называют также ЗУ с однокоординатной выборкой, т.к., в этих ЗУ для выбора ЗЭ возбуждается одна адресная цепь X (рисунок 1а). Соответственно матрицы типа 3D называют ЗУ с двухкоординатной выборкой, т.к., выбор ЗЭ осуществляется возбуждением адресных цепей X и Y (рисунок 1б). Как правило, микросхемы ПЗУ строятся по принципу 2D, а микросхемы ОЗУ - по принципу 3D. Пример матрицы ОЗУ типа 3D (64*64) приведен на рисунке 2.

Рисунок 2

Матрицы организуются из ЗЭ, каждый из которых имеет две адресных цепи (Х, У) и две информационных. В пределах одной строки запараллелены адресные цепи Х, в пределах столбца - цепи У. Таким образом получено две группы адресных цепей. Цепи Х включаются в выходы дешифратора строк, цепи У - в выходы дешифратора столбцов. Информационные цепи запараллелены у всех ЗЭ матрицы, поэтому матрица имеет одноразрядный вход для записи и одноразрядный выход для чтения. Выбор ЗЭ для обращения производится по результатам дешифрации адреса. Адрес состоит из двух частей: адреса строки и адреса столбца. Адрес строки подается на вход дешифратора строк, в результате дешифрации возбуждается адресная цепь одной из строк. Адрес столбца дешифрируется при помощи дешифратора столбца, в результате возбуждается адресная цепь одного из столбцов. Доступным для обращения становится ЗЭ, находящийся на пересечении возбужденных адресных цепей (ЗЭ, у которого возбуждены обе адресные цепи). В этом ЗЭ через информационный вход может быть записан бит информации или через информационный выход будет считан бит информации. На рисунок 4 показана матрица емкостью 4096х1 (4096 бит), которая имеет размер 64х64 (64 строки и 64 столбца). Адрес ЗЭ в такой матрице двенадцатиразрядный (A0..A11), т.д. 4096 = 2¹². Разряды А0...А5 служат для выбора строки,A6..A11 - для выбора столбца. Например, адрес имеет

По результатам дешифрации данного адреса становится доступным для обращения ЗЭ, находящийся на пересечении 55-ой строки и 40-го столбца. Таким образом, в ЗУ типа ЗД выбор ЗЭ производится по двум координатам (номеру строки и столбца), поэтому их называют ЗУ с матричной выборкой. Примерно 95 % матриц являются одноразрядными, т.е. по каждому адресу доступен один ЗЭ.

2) Определить количество микросхем ОЗУ для построения ячейки ЗУ заданной разрядности. Определить в К словах емкость одного модуля ЗУ.

Для организации многоразрядных ячеек запараллеливают одноименные адресные цепи у нескольких ЗУ. Например, для организации 4096 шестнадцатиразрядных ячеек необходимо объединить адресные цепи у 16-ти матриц (рисунок 3). Адрес одновременно дешифрируется в 16-ти микросхемах, поэтому одновременно по адресу доступно 16 ЗЭ (по одному ЗЭ в каждой матрице). Следовательно, ячейка памяти состоит из ЗЭ, входящих в разные матрицы. В выбранные ЗЭ можно записать шестнадцатиразрядное слово или из них считать слово.

Функционально законченный блок, образованный путем запараллеливания одноименных адресных цепей у нескольких микросхем, можно назвать модулем памяти. На рисунке 3 приведена схема шестнадцатиразрядного модуля ЗУ, построенного на микросхемах ОЗУ 4096*1 (64*64). Емкость этого модуля:

V = 4096* 16 = 65536 бит =

=4096 шестнадцатиразрядных слов =

=2¹² = 2² * 2¹⁰ =

=4 К шестнадцатиразрядных слов.

Рисунок 3

3) Используя принципы блочного построения ЗУ большой емкости, вычертить схему ЗУ заданной емкости с указанием структуры адреса и адресации ячеек. Пояснить обращение (запись или чтение) к ячейке с произвольно выбранным адресом.

Для увеличения емкости ОЗУ применяют принцип блочного построения. Многоблочная память состоит из нескольких модулей, количество которых зависит от емкости памяти. Например, для построения ОЗУ емкостью 64 К слов шестнадцатиразрядных необходимо объединить в общую схему 16 модулей по 4 К слов или 32 модуля по 2 К слов, или 8 модулей по 8 К слов и т.д. Иначе говоря, на основе модулей можно построить память любой емкости. Адрес ячейки в многоблочном ЗУ состоит из двух частей: старшие разряды, адрес модуля, остальные разряды - адрес ячейки в модуле. Для примера рассмотрено построение памяти емкостью 64 К слов на основе модулей объемов 4 К слов (рисунок 3). Адреса памяти шестнадцатиразрядные, т.к. 64 К слов = 2⁶ *2¹⁰ = 2¹⁶.

Рисунок 4

Внутри модуля для выбора ячейки используются разряды 0...11 (12 разрядов, т.к. 4К = 2²*2^I0 = 2^I2). Всего в состав ЗУ входит 16 модулей, поэтому для выбора модуля используются четыре разряда 12..15 (16=2⁴). На 6 показана организация ОЗУ. В пределах всего ЗУ запараллелены одноименные адресные цепи всех модулей (цепиА0...A11) и одноименные информационные цепи входов (Di) и выходов (Do). Адресные цепиА0...A11 соединены с соответствующими разрядами регистра адреса РА. Информационные цепи образуют 16-тиразрядные шины записи и чтения. Для выбора модуля имеется дешифратор адреса модуля. Во входы ДшАМ включены цепи от РА. Выходы ДшАМ соединены с дешифраторами строк и столбцов микросхем разных модулей. Через выход ДшАМ на микросхемы выбираемого модуля подается сигнал ВЫБОРКА МОДУЛЯ (ВM), по которому разрешается работа микросхем. Обращение к ячейке многоблочного ОЗУ производится в следующем порядке:

а) На шину адреса выставляется 16-тиразрядный адрес, который записывается в РА. Разряды A₀..A₁₁подаются из РА на все модули разряда А₁₂...А₁₅- на вход ДшАМ.

б) По результатам дешифрации адреса модуля (разряды A₁₂..A₁₅) выдается один из 16-ти сигналов ВМ (возбуждается один из 16-ти выходов ДшАМ). По сигналу ВМ разрешается работа дешифраторов строк и столбцов микросхем выбранного модуля. В результате дешифрации разрядовA₀..A₁₁становится доступной для обращения одна из ячеек модуля. В выбранные ЗЭ можно записать слово через шину записи или прочитать слово из выбранных ЗЭ. Например, в РА записывается адрес:

По результатам дешифрации адреса будут доступны для обращения ЗЭ, находящиеся на пересечении 55-й строки и 40-го столбца в микросхемах 6-го модуля.

Рисунок 5