ЦСРС_1 / Grebeshkov_Tehnika_mikroproz_sistem_v_kommutazii_uchebnik_dlya_vuzov_2011

Техника микропроцессорных систем в коммутации

3,8 В, а входное напряжение низкого уровня – не более 0,8В, емкость нагрузки не более 100пФ, ток потребления колеблется, в зависимости от типа микросхемы, от 20мА до 120 мА. Микросхемы изготовлены по КМОП технологии с размером элемента 1200 нм (1,2 мкм). Рассмотрим схему специализированного МПК с использованием микросхем группового канального интерфейса и коммутатора сообщений более подробно.

Следует отметить отсутствие в составе специализированного МПК процессора. Это объясняется, во-первых, ограниченным функциональным назначением МПК, где большая функциональность процессора просто не будет востребована, а значит, процессор будет использоваться неэффективно. Это ухудшит технико–экономические показатели МПК в целом. Во-вторых, все процедуры обработки сигналов в рассматриваемом случае строго алгоритмизированы и не относятся к сложным вычислительным задачам. Следовательно, процессы обработки сигналов можно выполнить специальными микросхемами, что повысит быстродействие и эффективность МПК, хотя и не позволить применять его для решения иных задач, кроме тех, для которых МПК предназначен. Впрочем, последний недостаток – общий для всех специализированных решений микропроцессорной техники.

Фреймер в виде микросхемы 1889ХД1У позволяет объединять 30(31) основной цифровой канал 64 кбит/с в первичный групповой тракт E1 (2 048 кбит/сек), поддерживает режим разделения первичного тракта E1 на 30(31) ОЦК. В режиме объединения микросхема обеспечивает аппаратное формирование кодов циклического контроля ошибок, аппаратное формирование кодовой последовательности цифровой синхронизации, хранение программно задаваемой информации служебного канала в 16-м временном интервале. В режиме разделения осуществляется обнаружение и поддержка цикловой и сверхцикловой синхронизации, аппаратный контроль принимаемого значения кода CRC, аппаратный подсчѐт количества блоков c ошибками CRC (пороговое значение равно 915), хранение информации служебного канала в буферной памяти. Данная микросхема имеет интерфейс для стыка с процессором устройства управления с поддержкой 8-ми разрядной двунаправленной шины данных, 5-

291

Техника микропроцессорных систем в коммутации

тиразрядной шины адреса и шины управления с передачей сигналов «Выборка», «Запись», «Чтение», «Установка».

Мультиплексор/демультиплексор в виде микросхемы 1889ХД2Т (на рис. 4.6 не показан), формирует вторичный групповой тракт цифровых систем передачи E2 (8 448 кбит/сек), для чего содержит в своѐм составе два независимых канала – мультиплексирования и демультиплексирования. В канале мультиплексирования четыре тракта E1 объединяются в один тракт E2, в канале демультиплексирования один тракт E2 разделятся на четыре тракта Е2. Микросхема поддерживает синхронный и асинхронный режимы работы в отношении цифрового группообразования. Кроме того, микросхема обеспечивает аппаратное формирование кодовой последовательности цикловой синхронизации. Микросхема включает два блока буферной памяти для хранения программно задаваемых служебных символов или символов свободных позиций в режиме мультиплексора, всего для восьми циклов мультиплексирования и демультиплексирования. Дополнительно каждый канал мультиплексора и демультиплексора оснащѐн буферами по 10 бит для выполнения процедуры цифрового выравнивания в асинхронном режиме передачи.

Кроме того, канал мультиплексора микросхемы выполняет обнаружение и поддержание цикловой синхронизации, обработку символов управления цифровым выравниванием, выработку сигналов для внешних генераторов для индивидуальной подстройки частот первичных систем. Интерфейс с внешним процессором управления аналогичен интерфейсу 1889ХД1У, за исключением того, что разрядность шины адреса уменьшается до трех.

Групповой канальный интерфейс в виде микросхемы 1889ХД3У формирует групповой тракт цифровых систем передачи со скоростью 8 192 кбит/сек и функционирует совместно с микросхемой коммутатора сообщений 1889ХД3, для чего содержит в своѐм составе по четыре независимых канала мультиплексирования и демультиплексирования. Каждый канал мультиплексирования объединяет четыре тракта E1 в один тракт E2, а каждый канал демультиплексирования разделяет один тракт E2 на четыре тракта E1. Всего имеется 16 входящих/16 исходящих цифровых трактов E1 и 4 входящих/4 исходящих тракта E2. Все исходящие тракты при мультиплексировании яв-

292

Техника микропроцессорных систем в коммутации

ляются выровненными, каждый исходящий кадр на частоте 8192 МГц, сопровождается выработкой выходного сигнала «Начало кадра», общим для всех каналов мультиплексора.

В каналах демультиплексирования начало формирования кадра определяется сигналом «Начало кадра», общим для всех каналов демультиплексора. Для мультиплексора и демультиплексора структура информации в канале – байтовая, первым в канале передаѐтся байт информации, соответствующий информации 0-го канального временного интервала первого входящего тракта E1, вторым в канале передаѐтся байт информации, соответствующий информации 0- го канального временного интервала второго входящего тракта E1 и т.д. Взаимодействие с внешним микропроцессором управления осуществляется через коммутатор сообщений в составе выделенного канала с последовательной передачей сообщений. В направлении МПр управления передаѐтся информация о состоянии цикловой синхронизации и принимаются команды на отключение каналов.

Коммутатор сообщений с полем коммутации 1024x1024 канала со скоростью передачи 8192 кбит/сек выполнен в виде микросхемы 1889ХД4У; количество входящих групповых трактов E2 равно 8, количество исходящих групповых трактов E2 также равно 8. Все входящие групповые тракты предварительно выровнены, исходящие групповые тракты обеспечены цикловой и сверхцикловой синхронизацией и кодами циклического контроля ошибок. Микросхема также может аппаратно формировать необходимую цикловую и сверхцикловую синхронизацию, вести буферизацию и возможность программного чтения/записи служебной информации всех входящих трактов для канальных временных интервалов с номерами 0 и 16 нечетных циклов для каждого полусверхцикла. Считанная информация записывается в два блока ОЗУ объѐмом 288 бит каждый блок на передаче и два таких же блока на приѐме. Имеются блоки буферных регистров для записи отдельных битов канального временного интервала 0. Данная микросхема имеет интерфейс для стыка с процессором устройства управления с поддержкой 11-ти разрядной двунаправленной шины данных, 8-ми разрядной шины адреса и шины управления с передачей сигналов «Выборка», «Запись», «Чтение», «Установка». Взаимодействие с микросхемой 1889ХДЗУ группового

293

Техника микропроцессорных систем в коммутации

канального интерфейса осуществляется через специальный двунаправленный канал информационного обмена с последовательным режимом передачи. От микросхемы коммутатора сообщений в сторону группового канального интерфейса передаѐтся информация на отключение каналов и принимается информация о состоянии циклов синхронизации входящих каналов микросхемы группового канального интерфейса. Архитектура МПК в настоящее время характеризуется уменьшением числа компонентов МПК. Это вызвано конструктивным совершенствованием производства интегральных микросхем, увеличением количества транзисторных элементов на единицу площади кристалла. В результате некоторые компоненты МПК, которые ранее выполнялись в виде отдельных микросхем (математический сопроцессор, контроллер памяти) в настоящее время выполняются либо на кристалле микропроцессора либо на кристалле, непосредственно подключенным к кристаллу МПр и объединенным с ним в одном корпусе. Другая тенденция – развитие функциональности и производительности компонентов МПК, например увеличение производительности системного контроллера памяти. Развитие архитектуры МПК характеризуется повышением сложности и функциональности отдельных компонентов МПК при одновременном уменьшении количества связей между элементами МПК. Всѐ большее распространение получают специализированные микропроцессорные комплекты, в том числе изготовляемые по принципу «система–на–кристалле», когда в одном корпусе есть всѐ необходимое для исполнения функций микросхемного комплекта. Этому способствует развитие технологий производства МПр, которые обсуждаются в главе 5.

4.3Реализация узлов и устройств цифровой связи с использованием микропроцессорной техники

4.3.1 Реализация узлов цифровой связи

Под узлом цифровой связи в данном учебнике понимается компонент узла коммутации, выделяемый по определенному признаку или совокупности признаков и рассматриваемый в качестве аппаратуры цифровой связи или прибора. Узел цифровой связи может

294

Техника микропроцессорных систем в коммутации

иметь модульную конструкцию, то есть состоять из отдельных компонент. Узлы цифровой связи могут применять в средствах связи различного назначения за счѐт использования стандартных интерфейсов и развитой функциональности. Следует отметить, что применительно к схемотехнике цифровых средств обработки дискретной информации, выделяются цифровые узлы и средства, которые подробно описаны в [64].

Особенностью современных узлов цифровой связи является повсеместное использование для их функционирования микропроцессорной техники различных типов и назначения. Здесь применяются как микропроцессоры общего назначения, так и специализированные микропроцессоры и интегральные микросхемы. Микропроцессоры общего назначения, как правило, выполняют общие функции управления, соответствующие их функциям в рамках УУ, в то время как специализированные микросхемы выполняют задачи обработки данных, относящихся к специфическим функциям узлов цифровой связи, различным уровням модели взаимосвязи открытых систем, телекоммуникационным протоколам. Современные узлы цифровой связи обладают достаточной самостоятельностью в рамках системы управления узла коммутации, что объяснятся применением загружаемого или замонтированного программного обеспечения. Как правило, компоненты, связанные с обработкой данных, поступающих на порты узла коммутации, располагаются непосредственно в узлах цифровой связи, в которых эти порты физически расположены. Рассмотрим ряд примеров таких решений.

Как уже отмечалось в главе 1, сетевые процессоры в качестве устройств сопряжения, могут физически располагаться в линейных блоках, конструктивно интегрироваться c устройствами, реализующих физический/канальный интерфейсы узла коммутации с внешней средой. В этом случае сетевые процессоры используются совместно с контроллерами (микроконтроллерами) доступа. Линейный блок также может содержать трансивер. В настоящее время большинство сетевых процессоров используют стандартные интерфейсы для выполнения функций обработки кадров на уровне 2 и 3 модели ВОС. Также здесь осуществляется добавление и удаление контрольных бит для защиты и контроля целостности данных. Физическая компо-

295

Техника микропроцессорных систем в коммутации

реализовано с помощью специальной микросхемы TE3–FALC на рис. 4.8. [85]. Эта микросхемное решение используется в качестве компонента в таких средствах цифровой связи, как маршрутизаторы, мультисервисные коммутаторы, цифровые абонентские линии, базовые станции в сетях наземной подвижной радиосвязи (сотовой сети связи) 3-го поколения.

Р

ис. 4.8 – Узел цифровой связи на основе специализированной микросхемы

Специальная микросхема TE3–FALC включает в себя следующие компоненты:

формирователи кадров согласно стандарту передачи (DS3

или E3);

аналоговый линейный интерфейс;

передающий и приемный аттенюаторы фазового джиттера;

схему распределения сигналов по протоколу ATM или формирователь кадра по технологии HDLC с поддержкой протокола «точка–точка», PPP;

микроконтроллер управления.

Микросхема имеет допустимое напряжение на входе и выходе 3,3В, потребляемая мощность составляет 900 мВт, выпускается в

298

Техника микропроцессорных систем в коммутации

пластиковом корпусе габаритами 27х27х4 мм с 272 выводами. Микроконтроллер в составе данной микросхемы контролирует конфигурацию устройства, обрабатывает входящую сигнализацию и собирает статистические данные в соответствии с составом базы данных управления MIB протокола SNMP. В составе данной микросхемы имеется синхронизирующее устройство, которое обеспечивает обработку служебных бит и бит проверки четности для цифрового первичного тракта E1 согласно Рек. МСЭ–Т G.751 и G.832. Интерфейс с внешним процессором управления позволяет подключать внешние 8/16-ти разрядные МПр производства компаний Intel и Motorola.

Данная микросхема выполняет функции обработки информации протоколов ATM и HDLC на физическом, канальном и сетевом уровнях модели взаимосвязи открытых систем. Для работы на физическом уровне рассматриваемая микросхема объединяется в рамках узла цифровой связи со специальным интерфейсным блоком, который реализует стык с физической средой передачи. Этот блок обозначен на схеме рис. 4.8 как «Линейный интерфейс передачи» и «Линейный интерфейс приема», формирующий порт передачи и приема соответственно. Далее каждый порт оборудован на передающей стороне передатчиком сигналов, а на приемной стороне – приемником сигналов. Формирователь кадров или фреймер на стороне передачи обеспечивает преобразование входных данных в формат кадра, требуемый для обработки и/или передачи. Формирователь кадра (фрейма) определяет границы кадра (фрейма), мультикадра в потоке данных, выявляет ошибки и компонует данные для передачи через линейный интерфейс. На приемной стороне происходит обратное преобразование – из кадра цифрового тракта системы передачи в поток данных для обработки пакетным процессором HDLC и процессором обработки ячеек ATM. Для процедур контроля ошибок к фреймеру или к дефреймеру подключен блок тестирования бит ошибок BERT, осуществляющий процедуру контроля частоты битовых ошибок в канале и оценку вероятности ошибок. Для мониторинга технического состояния канала используется блок канала технического обслуживания и аварийной сигнализации FDL.

На передающей стороне процессоры обработки ячеек ATM добавляют/размещают поток ячеек в поле полезной нагрузки кадров

299

Техника микропроцессорных систем в коммутации

тракта переноса E3. На принимающей стороне процессоры обработки ячеек ATM осуществляют извлечение потока ячеек ATM из поля полезной нагрузки кадров тракта переноса E3. С помощью фильтров передачи и выделения или фильтров приема и выделения определяются границы ячейки ATM и собственно выделение ячеек в непрерывном потоке, извлекаемом из кадров тракта передачи. Здесь же осуществляется фильтрация (отсечение) пустых ячеек согласно Рек. МСЭ–Т I.432, фильтрация (отсечение) неназначенных ячеек согласно Рек. МСЭ–Т I.361, фильтрация (отсечение) ячеек с ошибкой в контрольной сумме заголовка ячейки. Вставка ячеек предназначена для уменьшения скорости потока ячеек. Это осуществляется введением в поток связанных ячеек так называемых несвязанных ячеек. Связанные ячейки несут полезную информацию пользователей, несвязанные ячейки – пустые, не несут полезную информацию. На принимающей стороне происходит анализ и деление ячеек на связанные и несвязанные. Несвязанные ячейки безвозвратно удаляются.

Для подключения к оборудованию узла коммутации используются системный интерфейс, реализованный в виде внешней шины ввода/вывода UTOPIA уровня 2, утвержденной технический комитетом ATM-Forum в качестве интерфейса между уровнем ATM (канал передачи данных) и физическим уровнем. В стандартной шине уровня 2 возможна скорость передачи данных до 622 Мбит/c. С учетом сложности конструкции и реализации рассматриваемого узла цифровой связи, на нѐм установлены разнообразные порты для подключения средств внешнего тестирования, диагностики и управления. В первую очередь следует назвать интерфейс для подключения внешнего микропроцессора управления данной микросхемой. Это необходимо для последующей обработки полезной информации ячеек. Доступ к рассматриваемой микросхеме можно получить подключив внешнюю ПЭВМ к универсальному асинхронному приѐмопередатчику, UART по стыку RS-232. В асинхронном режиме работы интерфейс UART отличается от RS-232 только логическими уровнями, которые в случае UART соответствуют уровням КМОП или ТТЛ. Другим специфическим интерфейсом является специализированный аппаратный интерфейс JTAG, разработанный с учѐтом стандарта IEEE 1149.1 для тестирования собранных печатных плат. Этот ин-

300