List of Tables

Table 1-1 DSP56800 Address and Data Buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9 Table 2-1 Functional Group Pin Allocations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2 Table 2-2 Power Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3 Table 2-3 Grounds. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3 Table 2-4 Clock and Phase Lock Loop (PLL) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3 Table 2-5 Address Bus Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4 Table 2-6 Data Bus Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4 Table 2-7 Bus Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4 Table 2-8 Interrupt and Mode Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5 Table 2-9 Programmable Interrupt GPIO Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6 Table 2-10 Dedicated GPIO Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7 Table 2-11 Serial Peripheral Interface (SPI0 and SPI1) Signals. . . . . . . . . . . . . . . . . . . . . . 2-7 Table 2-12 Synchronous Serial Interface (SSI) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10 Table 2-13 Timer Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11 Table 2-14 JTAG/OnCE Port Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12 Table 3-1 Looping Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4 Table 3-2 MAC Unit Outputs with Saturation Mode Enabled (SA = 1). . . . . . . . . . . . . . . 3-6 Table 3-3 Interrupt Mask Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8 Table 3-4 X I/O Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8 Table 3-5 DSP56824 Program RAM Chip Operating Modes. . . . . . . . . . . . . . . . . . . . . . 3-12 Table 3-6 Interrupt Priority Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16 Table 3-7 Reset and Interrupt Vector Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16 Table 4-1 Programming WSP[3:0] and WSX[3:0] Bits for Wait States. . . . . . . . . . . . . . . 4-4 Table 4-2 Port A Operation with DRV Bit = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6 Table 4-3 Port A Operation with DRV Bit = 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7 Table 5-1 PBDDR Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3 Table 5-2 Reading the PBD Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4 Table 5-3 MSK Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5 Table 5-4 INV Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5 Table 6-1 PCC Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3 Table 6-2 PCDDR Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4 Table 7-1 SPR Divider Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6 Table 7-2 SPI Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7 Table 7-3 SPI Mode Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8

Table 7-4 PCC Register Programming for the SS Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-13 Table 8-1 SSI Data Word Lengths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10 Table 8-2 SSI Bit Clock as a Function of Phi Clock and Prescale Modulus . . . . . . . . . . 8-11 Table 8-3 SSI Receive Data Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12 Table 8-4 SSI Transmit Data Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12 Table 8-5 Frame Sync and Clock Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14 Table 8-6 SSI Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-23 Table 8-7 SSI Control Bits Requiring Reset Before Change . . . . . . . . . . . . . . . . . . . . . . 8-30 Table 9-1 Timer Control Registers (TCR01 and TCR02). . . . . . . . . . . . . . . . . . . . . . . . . . 9-4 Table 9-2 INV Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5 Table 9-3 Timer Interrupt Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5 Table 9-4 TIO Pin Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6 Table 9-5 ES[1:0] Bit Definition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7 Table 9-6 Timer Range and Resolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8 Table 9-7 Timer Interrupt Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9 Table 10-1 PLL Operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6 Table 10-2 PS Divider Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7 Table 10-3 CLKOUT Pin Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7 Table 10-4 VCS0 Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8 Table 11-1 COP Timer Divider Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4 Table 11-2 Real-Time Prescaler Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5 Table 11-3 COP Timer Range and Resolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8 Table 12-1 JTAG/OnCE Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3 Table 12-2 DE and DRM Encoding for TRST/DE Assertion. . . . . . . . . . . . . . . . . . . . . . . 12-3 Table 12-3 OnCE State Machine Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11 Table 12-4 Register Select Encoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12 Table 12-5 EX Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13 Table 12-6 GO Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13 Table 12-7 R/W Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14 Table 12-8 Breakpoint Configuration Bits Encoding—Two Breakpoints . . . . . . . . . . . . 12-15 Table 12-9 Event Modifier Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-17 Table 12-10 BS[1:0] Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-19 Table 12-11 Breakpoint Programming with the BS[1:0] and BE[1:0] Bits . . . . . . . . . . . . 12-19 Table 12-12 BE[1:0] Bit Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-20 Table 12-13 DSP Core Status Bit Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21 Table 12-14 Function of OS[1:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-38 Table 13-1 JTAG Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2 Table 13-2 JTAG IR Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5 Table 13-3 Device ID Register Bit Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8

Table C-1 Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-1 Table C-2 Condition Code Register (CCR) Symbols (Standard Definitions). . . . . . . . . . . . . . . . . C-5 Table C-3 CCR Notation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-6 Table C-4 Interrupt Priority Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-6 Table C-5 Reset and Interrupt Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-7 Table C-6 DSP56824 I/O and On-Chip Peripheral Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . C-8 Table C-7 List of Programmer’s Sheets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C-11