4.2 Взаимодействие процессоров по host-интерфейсу
При описание взаимодействия процессоров по HOST-интерфейсу необходимо описать назначение используемых ресурсов (регистров) и внешних выводов, раскрыть особенности инициализации (программирования), представить временные диаграммы обмена информации и описать алгоритм взаимодействия.
4.3 Программирование ацп и цап. Ввод данных с ацп.
Для подключения кодека процессору ЦОС используется последовательный порт. Например, для ADSP 21ХХХ – последовательный порт SPORT.
Программно доступные регистры управления портом SPORT представлены в таблице
Программирование последовательного порта можно разбить на два этапа.
Первый этап – инициализация порта. При инициализации, выполняемой обычно однократно в начале основной программы при инициализации устройств, подключенных к процессору, задается режим работы порта и его параметры.
Второй этап - разработка подпрограмму обработки прерываний, выполняемую циклически с частотой дискретизации сигналов FS. Кроме выполнения команд ввода-вывода для обмена данными с кодеком она содержит программный код обработки поступающей информации в реальном времени. Например, расчет выходного сигнала цифрового фильтра низкой частоты n-го порядка
На рисунке приведен формат регистра управления с адресом 0x3FF6 порта SPORT0
Таблица
.
.
Схема подключения кодека к процессору и внешнему генератору приведена на рисунке . Напряжения аналоговых сигналов Uвх1 и Uвх2, подаваемые на входы VFBP1 и VFBP2 первого и второго каналов микросхемы кодека AD73322, преобразуются с помощью АЦП1 и АЦП2 в пропорциональные 16-разрядные двоичные числа и передаются последовательным кодом с выхода SDO (Serial Data Output) на вход DR (Data Read) последовательного порта SPORT процессора ADSP 21ХХХ. Промежуток времени, который отводится порту на прием бита, определяется одним периодом сигнала битовой синхронизации SCLK( см.рисунок)
В начале каждого пакета данных из 16 бит кодек формирует импульс кадровой синхронизации SDOFS (SDO Framing Signal), от которого порт процессора начинает счет поступающих от АЦП бит. Для передачи двух 16-разрядных слов АЦП первого и второго каналов кодеку необходимо сформировать 32 импульса битовой синхронизации SCLK и 2 импульса кадровой синхронизации
SDOFS. Время передачи двух слов не должно превышать период дискретизации аналогового сигнала TS.
Одновременно с приемом данных от АЦП процессор передает два 16-разрядных слова в ЦАП двух каналов кодека. Принятые 32 бита автоматически записываются в регистр RX0 порта SPORT0 или RX1 порта SPORT1 – в зависимости от того, к какому последовательному интерфейсу подключена микросхема AD73322. Формирование сигнала SСLK показано на рисунке.
Программируемый делитель частоты внешнего генератора, подключенного ко входу кодека МСLK, может задать один из пяти коэффициентов деления 1, 2, 3, 4 и 5.
Выбор коэффициента деления определяется разрядами 4-6 регистра управления В при формировании внутреннего сигнала DМСLK (таблица). По умолчанию устанавливается коэффициент деления 1 : 1. Второй программируемый делитель частоты микросхемы AD73322 определяет частоту выходного сигнала SСLK с помощью бит 2-3 регистра В (таблица ). Частота дискретизации аналогового сигнала FS определяется битами 0-1 регистра В и может принимать 4 значения: DMCLK/256, DMCLK/512,
DMCLK/1024 и DMCLK/2048 (таблица ). После включения питания процессора по умолчанию устанавливается минимальная частота дискретизации FS=DMCLK/2048 = 8 кГц
Установка внутренней частоты DMCLK
Программирование частоты SCLK
Программирование частоты дискретизации Fs
Обнуление всех управляющих регистров кодека происходит автоматически при поступлении сигнала низкого уровня на вход сброса RESET. Значения, отличные от принятых по умолчанию, записываются в программе пользователя при
начальной инициализации. Для этого процессору необходимо передать в кодек от 8 до 16 управляющих 16-разрядных слов в зависимости от выбираемого режима кодека.
Частота битовой синхронизации и коэффициенты деления выбираются из условия: (количество слов) × (размер слова) × FS < FSCLK . Для схемы подключения кодека, приведенной на рис. 34, необходимо выполнение неравенства
2 × 16 × FS < FSCLK . Если при инициализации кодека в программе записать в регистр управления. В управляющее слово в двоичном коде 1000000100001111, то в младших 7 разрядах будут записана следующая информация DIR0 = 1 (бит 0), DIR1 = 1 (бит 1), SCD0 = 1 ( бит 2), SCD1 = 1 ( бит
3), MCD0 = 0 (бит 4), MCD1 = 0 (бит 5), MCD2 = 0 (бит 6). Пользуясь таблицами 6, 7, 8 определяем коэффициенты деления и частоту сигналов. FDMCLK =16,384 МГц, FSCLK = 16,384 МГц, FS = 16,384/256 = 64 кГц.
Вывод сброса (RESET) может быть соединен с сигналом общего аппаратного сброса системы или может управляться любым программируемым выходом общего назначения.
В режиме программирования данные передаются от процессора ЦОС в управляющие регистры микросхемы AD73322 для активации необходимого режима работы. После программирования конфигурации устройства, т.е. после правильной установки различных регистров управления, кодек может выйти из режима программирования и войти в режим передачи данных. Данные от двух АЦП передаются в DSP-процессор двумя блоками, состоящими из 16-ти разрядных слов. Точно так же данные для двух ЦАП передаются от DSP-процессора к микросхеме AD73322 аналогичными способом. Упрощенные временные диаграммы работы последовательного интерфейса показаны на рис. 8.24.
Временные диаграммы работы последовательного порта процессора ADSP-2189M, работающего в режиме приема (альтернативный режим фреймовой синхронизации), показаны на рис. 8.17. Первый отрицательный (нисходящий) фронт сигнала SCLK, следующий после отрицательного (нисходящего) фронта сигнала RFS, синхронизирует фиксацию старшего бита данных (MSB) от АЦП во входном регистре сдвига процессора. Процесс продолжается до тех пор, пока все последовательные биты не будут поочередно приняты во входном регистре сдвига. Основные временные характеристики, на которые следует обратить внимание, это время установления последовательных данных (tSCS) и время их удержания (tSCH) по отношению к отрицательным фронтам сигнала SCLK. В случае использования процессора ADSP-2189M, эти значения равны соответственно 4 и 7 нс. При использовании АЦП последнего поколения, оснащенных высокоскоростными последовательными портами, обычно не возникает трудностей в обеспечении этих характеристик даже при максимальной скорости последовательной передачи данных.
АЦП является ведущим устройством (MASTER).
Процессор ADSP-2189M способен эффективно взаимодействовать с медленными периферийными устройствами при помощи имеющихся средств программирования длительности состояния ожидания. Имеется три специальных регистра для управления процессом ожидания: для памяти начальной загрузки, для памяти программ и для памяти данных и пространства ввода-вывода. Программист может задать от 0 до 15 тактов ожидания для каждого параллельного интерфейса памяти. Каждый такт ожидания увеличивает время доступа к внешней памяти на величину, равную по длительности одному такту генератора тактовых импульсов процессора (13.3 нс для процессора ADSP-2189M, работающего на тактовой частоте 75 МГц). В рассматриваемом примере сигналы адрес памяти данных, DMS и RD удерживаются неизменными в течение дополнительного времени, определяемого продолжительностью тактов ожидания. Необходимо как минимум 5 тактов ожидания.
