Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
Скачиваний:
13
Добавлен:
16.04.2013
Размер:
78.34 Кб
Скачать

n Внешняя плата, захватившая шину, выполняет цикл доступа с 0 тактов ожидания точно также как центральный процессор.

Цикл Доступа к Ресурсу - Нормальный цикл

Норммальный цикл может быть выполнен ЦП или внешней платой (если она владеет шиной) при дотупе к 8-ми или 16-ти разрядным УВВ или к памяти. После выдачи на шину сигнала адреса задатчик разрешает командные синалы -MEMR, -MEMW, -I/OR или -I/OW . В ответ ресурс должен разрешить сигнал -I/OCHRDY в соответсвуещее время, так иначе цикл будет завершен как удлиненный. Разрешение I/OCHRDY заставляет задатчик завершать цикл за фиксированный период времени (этот период кратен периоду SYSCLK, но не синхронизирован с ним). Длительность нормального цикла определяется временем разрешения сигналов -MEMR, -MEMW, -I/OR или -I/OW которое, в свою очередь, зависит от размера данных и адреса ресурса доступа.

Цикл Доступа к Ресурсу - Удлиненный цикл

Удлиненный цикл может быть выполнен ЦП ил внешней платой (если она владеет шиной) при доступе к 8-ми или 16-ти разрядному устройству УВВ или к памяти. Задатчик на шине выполняет удлиненный цикл в том случае, если ресурс, к которому осуществляется доступ, не разрешает в соответствующее время после разрешения командного сигнала сигнал I/OCHRDY. Задатчик продолжает разрешать командный сигнал до тех пор пока, ресурс не разрешит сигнал I/OCHRDY. Период времени удлиненного цикла также кпатен SYSCLK, но не синхронизирован с ним.

Цикл Регенерации

Контроллер регенерации пытается захватить шину по истечении 15 мкс от последнего цикла регенерации двумя способами:

n если шиной владеет ЦП, то он по завершении выполнения текущей команды передает шину контроллеру пегенерации;

n если шиной владеет контроллер ПДП, то шина будет передана контроллеру регенерации только по завершении циклов пересылки данных контроллером ПДП.

Контроллер регенерции вырабатывает только сигналы по линиям адреса SA<7..0> , остальные сигналы адреса не определены

Сигнал -MEMR разрешается контроллером регенерации, при этом сигнал -SMEMR будет разрешен материнской платой.

Линии данных SD<15..0> игнорируются контроллером регенерации и все ресурсы на шине обязаны перевести свои выходы по линиям данных в треть состояние.

n Когда внешняя плата является задатчиком на шине, она должна самостоятельно разрешать сигнал -REFRESH для запуска цикла регенерации памяти.

Цикл Регенерации - Нормальный цикл

Нормальный цикл регенерации контроллер регенерации начинает с разрешения сигнала -MEMR, в ответ ресурс должен разрешить сигнал I/OCHRDY в соответсвтующее время, так как иначе цикл будет завершен как удлиненный. Длину цикла фактически определяет только продолжительность сигнала -MEMR.

Цикл Регенерации - Удлиненный цикл

Удлиненный цикл контроллер регенерации выролняет в том случае, если хотя бы один ресурс доступа не разрешает сигнал I/OCHRDY в соответсвуещее время после разрешения сигнала -MEMR. Контроллер регенерации продолжает разрешать сигнал -MEMR до того , как сигнал I/OCHRDY будет разрешен всеми ресурсами на шине. Период времени удлиненного цикла также кратен SYSCLK , но не синхронизирован с ним.

Öèêë ÏÄÏ

Цикл ПДП подобен циклу доступа который выполняет другой владелецшины. Циклы ПДП запускаются послу разрешения сигнала DACK контроллером ПДП. Размер передаваемых данных зависит от используемого канала ПДП. Каналы с 0 по 3 определены для 8-разрядных пересылок данных, а каналы с 5 по 7 для 16-разрядных пересылок данных.

Сигналы -MEMCS16 и -I/OCS16 игнорируются самим контроллером ПДП, но эти сигналы использует перестановщик байтов на материнской плате.

УВВ, запрашивающее режим ПДП на шине, разрешает сигнал DRQ соответствующего канала. Если задатчиком на шине является центральный процессор, то он освобождает шину контроллеру ПДП , который , в свою очередь, извещает УВВ разрешением сигнала -DACK о том, что начинается цикл ПДП. Так как контроллер ПДП вырабатывает только адрес памяти, УВВ должно использовать сигналы -I/OR , -I/OW и -DACK для приема или передачи данных в режиме ПДП.

Цикл ПДП начинается с разрешения сигнала -DACK соответствующего канала, а также сигнала AEN . Разрешением сигнала AEN контроллер ПДП извещает все ресурсы на шине о том , что адреса и командные сигналы вырабатываются контроллером ПДП, а не центральным процессором , контроллером регенерации или внешней платой. После разрешения командных сигналов контроллер ПДП анализирует сигнал I/OCHRDY для определения длительности цикла.

Если цикл удлиняется, то период удлинения кратен удвоенному периоду SYSCLK, хотя и не синхронизирован с SYSCLK.

n Данные, которые записываются в память или УВВ, должны быть истинны до разрешения команды записи и оставатся истинны до запрещения команды записи.

Цикл ПДП - нормальный цикл

Нормальный цикл выполняется контроллером ПДП для 8-ми и 16-ти разрядных перечылок данных. Контроллер ПДП разрешает сигналы -MEMR, -MEMW, I/OR и I/OW , а память, с которой выполняется обмен, должна разрешить сигнал I/OCHRDY в соответствующее время, иначе цикл будет завершен как удлиненный. Разрешение сигнала I/OCHRDY заставляет контроллер завершить цикл за фиксированный период времени; этот период кратен периоду SYSCLK , но не синхронизирован с ним.

Продолжительность разрешения сигналов -MEMR, -MEMW,-I/OR и I/OW определяет продолжительнлсть всего цикла, причем эта продолжительность зависит от размера данных для различных адресных пространств.

Цикл ПДП - удлиненный цикл

Удлиненный цикл ПДП

Удлиненный цикл ПДП выполняется контроллером ПДП также как и нормальный цикл. Он отличается от нормального цикла тем что сигнал I/OCHRDY запрещен в определенный отрезок времени когда передются командные сигналы. Контроллер ПДП продолжает разрешать командные сигналы до тех пор, пока УВВ не разрешит сигнал I/OCHRDY. Период времени, на который удлиняется цикл, в этом случае кратен удвоенному периоду SYSCLK, хотя и не синхронизирован с ним.

n Сигналы адреса LA<23..0> во время обычного цикла доступа должны записыватся в регистр ресурсами доступа для запоминания адреса в течение всего цикла . В отличие от обычных циклов, при выполнении циклов ПДП эти адресные сигналы истинны в течении всего цикла ПДП.

n ВНИМАНИЕ! Каналы ПДП, которые используются внешними платами для захвата шины, должны быть запрограммированны в каскадном режиме.

Цикл Захвата Шины

Любая внешняя плата, установленная в [8/16] слот, может стать задатчиком на шине ISA. Захват шины внешняя плата должна начать с разрешения сигнала DRQ канала ПДП, предварительно запрограммированного в каскадный режим. Канал ПДП, запрограммированный в каскадном режиме, считает, что все циклы ПДП были выполненны внешним ресурсом - в ланном случае внешней платой. Контроллер ПДП отвечает внешней платой разрешением сигнала -DACK; внешняя плата в ответ на -DACK разрешает сигнал -MASTER. После разрешения сигнала -MASTER внешняя плата должна ждать некоторое время, после чего может начинать свои циклы доступа.

Назначение контактов разьема ISA

B

A

B

A

D

C

Öåïü

Контакт

Öåïü

Öåïü

Контакт

Öåïü

Öåïü

Контакт

Öåïü

RESET

1

-I/OCH CK

-DACK1

17

SA14

-MEMCS16

1

-SBHE

GND

2

SD7

DRQ1

18

SA13

-IOCS16

2

LA23

+5V

3

SD6

-REFRESH

19

SA12

IRQ10

3

LA22

IRQ9

4

SD5

SYSCLK

20

SA11

IRQ11

4

LA21

-5V

5

SD4

IRQ7

21

SA10

IRQ12

5

LA20

DRQ2

6

SD3

IRQ6

22

SA9

IRQ15

6

LA19

-12V

7

SD2

IRQ5

23

SA8

IRQ14

7

LA18

0WS

8

SD1

IRQ4

24

SA7

-DACK0

8

LA17

+12V

9

SD0

IRQ3

25

SA6

DRQ0

9

-MEMR

GND

10

I/OCH RDY

-DACK2

26

SA5

-DACK5

10

-MEMW

-SMEMW

11

AEN

T/C

27

SA4

DRQ5

11

SD8

-SMEMR

12

SA19

BALE

28

SA3

-DACK6

12

SD9

-IOW

13

SA18

+5V

29

SA2

DRQ6

13

SD10

-IOR

14

SA17

OSC

30

SA1

-DACK7

14

SD11

-DACK3

15

SA16

GND

31

SA0

DRQ7

15

SD12

DRQ3

16

SA15

+5V

16

SD13

-MASTER

17

SD14

GND

18

SD15

Нормальный м удлиненный циклы задатчика с памятью и УВВ ( SYSCLK = 8Мгц )

T1(íñ)

T2(íñ)

T3(íñ)

T4(íñ)

W/R 16-р памяти норм и удлиненный цмкл

40

250..15600

66

125

W/R 16-р. УВВ норм и удлинн

102

187..15600

66

125

W/R 8-р. Ресурсов норм. И удлинн. Цикл

102

530..15600

378

187

W/R 16-р. Памяти с 0WS

40

125

125

Процессорно ориентированная системная магистраль АТ-bus (ISA) содержит средства, декодирования и передачи набора сигналов микропроцессора i80286, дополненного сигналами управления прерываниями и прямым доступом к памяти.

Соседние файлы в папке ISA_2