КЛЕВО_FPGA

Глава 14Программируемые логические блоки

•Уменьшаются затраты на разводку на печатной плате. При определенных обстоятельствах могут быть использованы бо­ лее дешевые печатные платы.

•Скопировать ASIC сложно, поскольку ее функции снаружи про­ сматриваются с трудом. Вследствие этого достижения, полу­ ченные при разработке, легче уберечь от конкурентов.

ASIC тестируются легче, чем схемы из большого числа стан­ дартных компонентов, если соответствуюш;ие возможности тести­ рования были учтены при разработке.

Таблица 14.2. Сравнение стандартных компонентов и различных типов ASIC.

14.2. Программируемые логические ИС (PLD)

Программируемые логические ИС (PLD) являются по своей сути стандартными схемными элементами, конфигурацию которых за­ казчики могут изменять в своих целях. Их электрические характе­ ристики хорошо известны, поэтому можно получить очень досто­ верные модели для моделирования. Программируемые логические

14-2. Программируемые логические ИС (PLD)

ИС могут быть разработаны достаточно надежно на основании мо­ делирования. Стоимость одного образца, отнесенная к количеству вентилей, может оказаться очень малой, так как PLD могут быть изготовлены с высокой степенью интеграции. При этом с помощью небольшого ресурса проектирования можно добиться высокой сте­ пени использования вентилей. Поэтому PLD хорошо подходят J\A^ вариантов применения, когда требуется малое число образцов. В чи­ сло их преимуществ входит и то, что они могут быть скорректиро­ ваны за короткий срок.

К преимуществам программируемых логических ИС относится также то, что они тестируются изготовителем. Пользователю при­ ходится проверять только топологию.

Ниже программируемые логические ИС обозначаются обпщм тер­ мином «programmable logic devices» (PLD).

Благодаря возможности конфигурации логики пользователем в PLD объединяются преимущества стандартных схемных узлов, ха­ рактеристики которых оптимально согласованны с потребностями заказчиков.

14.2.1. ТипыРЮ

Эти типы различаются по способу программирования:

•Пережигаемые перемычки (fuse link), электрические пережи­ гаемые соединения.

•Без пережигаемых перемычек (anti fuse), электрически фор­ мируемые соединения.

•1-битовые RAM-ячейки; триггеры.

•EPROM-ячейки: долговременное хранение заряда, информа­ ция может стираться при воздействии ультра фиолетового об­ лучения.

•ЕЕРКОМ-ячейки: долговременное хранение заряда, информа­ ция может стираться электрическим путем.

В PLD используются программируемые И- и ИЛИ-матрицы. В за­ висимости от структуры можно выделить следующие PLD:

U.S. ROM, EPROM, EEPROM 325

значения обеих функций. При этом еще возможно выполнение ло­ гической операции. Таким образом ROM, используемая как логиче­ ская схема, универсальна. Но оно может оказаться не эффективным, если функция имеет очень мало нулей в таблице истинности.

Применение ROM предпочтительно в следующих случаях:

Когда функция задана таблицей истинности. Тогда функция может быть без дальнейшей обработки введена в ЗУ.

Когда функция нуждается в большом количестве термов ло­ гического произведения (булевых логических термов).

Когда очевидно, что схема должна часто изменяться.

Когда в таблице истинности имеется большое число единиц.

ROM можно представить себе как логическую схему, в состав кото­ рой входят: фиксированная И-матрица, осуществляющая адресное декодирование, и программируемая масками ИЛИ-матрица (рис. 14.3).

ИЛИ-матрица (программируемая)

Рис. 14.3. Представление ROM с емкостью 8 x 4 (32 бит) с И- и ИЛИматрицами.

Глава 14' Программируемые логические блоки

ходами типа tri-state, их можно использовать как двунаправленные интерфейсы. Соответствующие входы также ведут в И-матрицу. Повышенная гибкость обеспечивает лучшее использование PLА.

В PLА на рис. 14.7 имеется инвертированная обратная связь, ведуш,ая из матрицы ИЛИ, которую также называют дополнитель­ ной (обраш;енной) матрицей (complement array). Эта обратная связь способствует экономии термов логического произведения в тех слу­ чаях, когда обрабатываются задачи, при решении которых выходы должны принимать определенные значения с рядом исключений.

Пусть, например, должен быть разработан сегментный декодер для представленных с помоп];ью десятично-двоичного кода (BCD) чисел, который при входных значениях более ЮООв должен пока­ зывать на дисплее Е как обозначение ошибок. Определение цифр с помош;ью соответствуюш;его кода показано на рис. 14.6.

Р и с . 14.6. Определение 10 цифр и Е как обозначения ошибок для случая 7-сегментной индикации.

Для цифр от о до 9 требуются 10 термов логического произведе­ ния. Они подаются на вход дополнительной матрицы. Дополнитель­ ная матрица не реагирует на появление одного из этих термов. Если же не задействован ни один из термов логического произведения, а подана псевдотетрада (двоичные числа между 10 и 15), то в этом случае приходят в действие сегменты, формируюш;ие букву Е.

На рис. 14.8 показана в упрош;енной форме PLA, служаш;ая для реализации управляюш;ей схемы (драйвера). PLА данного вида обо­ значают как устройства задания последовательности (sequencer).

Впоказанную схему входят:

•Регистр состояний с выходами PQ^ Pi и Р2. Выходы регистра подведены к И-матрице.

•Вход Р/->Е может быть запрограммирован так, что он дей­ ствует либо как вход enable, управляюш,ий tri-state-буфером, либо как вход preset («предварительная установка») для D- триггеров.

14.4' PLA 331

Таблица 14.4. Таблица запуска для RS-триггеров двоичного счетчика по модулю 5.