5.5.Ячейка выходная контроллера опроса

В ячейке выходной 36851-30-00 (рисунки 5.4.1. – 5.4.3.) расположены схема установки адреса, которая предназначена для преобразования двоичного кода адреса реле ЭЦ в унарный, 32 выходных усилителя сигналов унарного кода адреса.

Непрерывный двоичный код адреса поступает на двоично-десятичные шестнадцати разрядные дешифраторы DD1, DD2. Сигналом выборки (на DD1 –прямой, на -инверсный, через инвертор DD3) разрешается выход сначала одного дешифратора, затем другого. Таким образом формируется унарный код 32-х адресов последовательно на каждом из 32-х разрядов дешифратора формирующийся сигнал с уровнем логического «0».

Усиленные сигналы с уровнем «+24В» выдается в одну из 32-х адресных линий. Оптронные ключи в усилителях необходимы для гальванической развязки цепей логических сигналов от непомехозащищенных цепей сигналов с уровнем «+24В».

5.6.Плата объединительная контроллера опроса

На плате объединительной 35851-35-00 находятся ответные части разъемовдля установки ячеек 35851-25-00, 35851-30-00, 35851-45-00, разъем для подключения источника питания 35851-10-00, разъемы для подключения внешних адресных линий «А-32» и линий данных «Д-8».

На плате также установлены светодиоды для индикации:

-VD3, VD4 – наличие сигналов последовательного потока ввода (ВХОД1, ВХОД2);

-VD5, VD6 – наличие сигналов последовательного потока вывода (ВЫХОД1, ВЫХОД2);

-VD2 – активное (рабочее) состояние схемы контроля (КОНТРОЛЬ);

-VD1 - полная остановка КО (ОСТАНОВ).

Внешние электрические соединения рабочих ячеек выполнены на плате объединительной печатным монтажом.

5.7.Ячейка контроля

В ячейке контроля 36851-45-00 (рисунки 5.5.1. – 5.5.3.) расположены генератор тактовых сигналов, схема запуска, схема контроля, арбитр управления, схемы формирования сигналов прерывания 1INT1, 2INT1 и 1INT0, 2INT0 микроконтроллеров комплектов и схемы динамических фазоинверторов контрольных последовательностей комплектов.

Генератор тактовых сигналов представляет собой генератор сигналов тактовой частоты 8 МГц (DD10, GB1) и цепочку счетчиков – делителей, формирующих сетку необходимых частот.

Схема запуска предназначена для формирования сигнала RESET и сигнала запуска схемы контроля (включение в рабочее состояние) в соответствии с заданным алгоритмом.

При включении питания на установочные входы поступает активный сигнал, длительность которого определяется цепочкой R1, C1. Через 20 мс (определяется DD4 тактовой частотой F-CONTR=50кГц) на выходе схемы запуска (DD1:8) формируется сигнал RESET длительностью 20 мс. Через 1,3с после окончания сигнала RESET (определяется счетчиком DD5.1) сформируется сигнал запуска схемы контроля ZAPUSK (DD6;11) длительностью 1,3с (реальная длительность запуска определяется временем включения схемы контроля в рабочее состояние при нормальных условиях или временем разряда конденсатора С3, когда реле КА1 находится под током).

К этому времени на информационные входы схемы контроля должны поступать противофазные контрольные последовательности F и F из комплектов. По сигналу ZAPUSK переключится реле КА1 и в схему контроля поступит запускающий импульс отрицательной полярности (разряд конденсатора С8 в цепь обратной связи схемы контроля). При нормальных условиях схема контроля должна включиться в рабочее состояние.

Реле КА1 находится под током только в течение времени разряда конденсатора С3, т.к. сопротивление резистора R5 велико. Элементы С3 и R5 необходимое время запрета перезапуска, т.к. реле КА1 не встанет под ток до тех пор, пока конденсатор С3 не зарядится до напряжения, обеспечивающего ток срабатывания реле КА1.

Схема контроля работает следующим образом:

Динамический контрольный сигнал F-CONTR частотой 50 кГц, скважностью, равной 2 поступает через элемент с открытым коллектором DD12.1 и делитель R10-R12 на вход компаратора DA1:3. Делителем R7-R11 на входе DA1:3 установлен уровень напряжения 4 В. Номиналы резисторов делителя R10-R12 выбраны так, что в случае превышения 15-ти вольтового напряжения питания на 10% (1,5 В), компаратор DA1 закроет выход и прервет подачу контрольного сигнала далее в схему.

Далее контрольный сигнал с выхода DA1:6 поступает на объединенные входы 5-ти элементов DD12, выходы этих элементов объединены для увеличения мощности. Коллекторный резистор элементов DD12 выполнен в виде резистивного делителя напряжения на резисторах R16-R17. С делителя сигнал через резистор R19 подается на базу транзистора VT3, управляющего оптопарами усилительных каскадов и выходной оптопарой ED1. Кроме того на базу транзистора VT3 подается по цепи обратной связи отрицательное напряжение, являющееся признаком нормальной работы схемы контроля. Соотношением номиналом резисторов плеч делителя R16-R17 задается режим работы управляющего транзистора VT3.

Результат сложения входного тока, задаваемого резистором R19 и тока обратной связи, задаваемого резистором R20 обеспечивает ток базы транзистора VT3. При низком уровне напряжения на выходах DD12 открывающий ток обратной связи в базе управляющего транзистора VT3 превышает закрывающий входной ток и транзистор VT3 открыт; при высоком уровне – наоборот. Таким образом обеспечивается ключевой режим работы управляющего транзистора VT3 при нормальной работе схемы.

Тип p-n-p транзистора VT3 выбран исходя из того, что все имеющиеся в схеме напряжения питания имеют положительную полярность и являются запирающими для транзисторов данного типа.

Соединенные последовательно оптопары ED1 и ED2 включены параллельно управляющему транзистору VT3 и являются его нагрузкой, оптопара ED3 включена в эммитерную цепь транзистора. Таким образом, при работе управляющего транзистора VT3 оптопары ED1 и ED2 открываются противофазно с оптопарой ED3.

Оптопары ED2 и ED3 управляются усилительными каскадами на микросхемах K561ЛН1. Каскады собраны по одинаковой схеме, выходные диоды оптопар шунтируют их входы на «-» питания микросхем DD14, DD15. При наличии тока через входные светодиоды оптопар ED2, ED3 открываются выходные диоды этих оптопар, меняя уровень входного напряжения соответствующих усилительных каскадов. При отсутствии тока через резисторы R23 или R24 на входы микросхем DD14 или DD15 подается положительный потенциал. Так как оптопары работают противофазно, то и усилительные каскады работают также противофазно.

На элементах С5, С6, VD3, VD4, VD5 собрана схема удвоения напряжения отрицательной полярности, на выходе которой находится накапливающий конденсатор С7. Увеличенное выходное напряжение отрицательной полярности по цепи обратной связи подается питание на управляющий каскад схема контроля находится в рабочем состоянии.

Оптопара ED1 является выходным элементом схемы контроля, на гальванически развязанном выходе которого при нормальной работе схемы присутствует сигнал F-EXIT частотой 50 кГц (частота контрольного сигнала).

При любой неисправности в схеме контроля или нарушении противофазности сигналов F и F (нормативное значение величины рассогласования информационных сигналов, т.е. чувствительность схемы контроля, составляет 60 мкс) схема контроля не включится в рабочее состояние. После этого произведется еще три попытки запуска схемы контроля (определяется счетчиком DD5.2) и при отсутствии положительного результата схема контроля переведется в устойчивое состояние, из которого ее можно вывести только переключением электропитания. При этом схемой запуска формируется постоянный сигнал RESET.

Арбитр управления предназначен для доступа к шине данных поочередно каждому микроконтроллеру через доступ к шине адреса.

На входы «D» триггеров DD7.1 и DD7.2 поступают сигналы «запрос доступа» 1SEL_A и 2SEL_A из ячейки контроллера 36851-25-00 от микроконтроллеров первого и второго комплектов.

Сигналы «разрешение доступа» 1RDY_A и 2RDY_A формируются триггерами DD7.1 и DD7.2 по приходу на входы «С» этих триггеров активных фронтов периодического сигнала частотой 100 кГц (100К) со скважностью 2. На вход «С» триггера DD7.2 этот сигнал поступает через инвертор DD10.6, поэтому триггеры DD7.1 и DD7.2 формируют сигналы «разрешение доступа» в противофазе друг относительно друга. Сигнал 1RDY_A управляет мультиплексорами DD8 и DD9, коммутирующими подключение к шине адреса порта «С» микросхем 1821РУ55 обоих комплектов.

Сигналы для формирования контрольной последовательности в ячейке контроллера:

-1UPR и 2UPR формируются триггерами DD23.2 и DD31.1 непосредственно по приходу двух сигналов 1READY и 2READY (уровни «0»);

-1CDV и 2CDV являются сигналами частотой 100кГц.

Сигналы прерывания 1INT1 и 2INT1, поступающие в ячейку контроллера формируются триггерами DD23.2 и DD31.1 по приходу обязательно двух сигналов 1READY и 2READY (уровни «0») и тактируются сигналом частотой 100кГц управляющего генератора.

Сигнал прерывания 1INT0, поступающий в ячейку контроллера формируется счетчиками DD17.2, DD18 при отсутствии сигнала 2READY в течение времени большем 40 мс после прихода сигнала 1READY; сигнал прерывания 2INT0, поступающий в ячейку контроллера формируется счетчиками DD25.2, DD26 при отсутствии сигнала в течение времени большем 40 мс после прихода сигнала 2READY.

Сигналами 1INT0 и 1INT1, 2INT0 и 2INT1 формируются сигналы 1INT и 2INT, по которым с инверсного выхода триггера DD22.2 и прямого выхода триггера DD30.1 информация заносится в триггеры DD23.1 и DD30.2. С этих триггеров противофазные сигналы складываются с синфазными сигналами контрольных последовательностей на элементах сложения по мод.2 DD21.1 и DD29.4, на выходе которых получаются противофазные сигналы контрольных последовательностей.

Триггеры DD22.2 и DD30.1 предназначены для проверки динамичности сигнала, управляющего фазой сигналов контрольной последовательности. Триггеры работают в счетном режиме и при приходе каждого сигнала 1INT и 2INT соответственно переключаются в противоположное состояние. Таким образом, даже при наличии в контрольных последовательностях большого количества сигналов с уровнем логического «0» или логической «1», следующих друг за другом (что можно принять за статический сигнал) будут формироваться динамичесике сигналы контрольных последовательностей.

Для отладки ячейки предусмотрены перемычки:

-JP1 -возможность внешнего управления сигналом ;

-JP2 -возможность управления фазой тактовых сигналов;

-JMP3 - выдача на схему контроля статических противофазных сигналов вместо динамических сигналов контрольных последовательностей и отключение сигналов прерывания 1INT0 и 2INT0.