
- •Архитектура вычислительных систем. Вычислительные машины, системы и сети
- •1. Основные понятия вычислительной техники и принципы организации вычислительных систем
- •1.1. Основные понятия и определения
- •1.2. Принципы организации вычислительных машин и систем
- •1.3. Основные характеристики вычислительных машин и систем
- •1.4. Многоуровневая организация вычислительных процессов
- •Вопросы для самопроверки
- •2. Простейшие типовые элементы вычислительных машин
- •2.1. Комбинационные схемы
- •1. Конъюнкция (логическое умножение) .
- •2. Дизъюнкция (логическое сложение) .
- •3. Отрицание (инверсия) .
- •4. Конъюнкция и инверсия (Штрих Шеффера) .
- •5. Дизъюнкция и инверсия (Стрелка Пирса) .
- •6. Эквивалентность .
- •7. Отрицание эквивалентности .
- •2.2. Автоматы с памятью
- •2.3. Триггеры
- •2.4. Проблемы и перспективы развития элементной базы вычислительных машин
- •Вопросы для самопроверки
- •3. Функциональные узлы комбинационного и последовательного типов
- •3.1. Функциональные узлы последовательного типа
- •3.1.1. Регистры
- •3.1.2. Счётчики
- •3.1. Функциональные узлы комбинационного типа
- •3.2.1 Шифраторы и дешифраторы
- •3.2.2 Компараторы
- •3.2.3 Сумматоры
- •Вопросы для самопроверки
- •4. Функциональная организация процессора
- •4.1. Основные характеристики и классификация процессоров
- •4.2. Физическая и функциональная структура процессора
- •4.2.1 Операционное устройство процессора
- •4.2.2 Шинный интерфейс процессора
- •4.3. Архитектурные принципы организации risc-процессоров
- •4.4. Производительность процессоров и архитектурные способы её повышения
- •Вопросы для самопроверки
- •5. Организация работы процессора
- •5.1 Классификация и структура команд процессора
- •5.2. Способы адресации данных и команд
- •5.2.1 Способы адресации данных
- •5.2.2 Способы адресации команд
- •5.3. Поток управления и механизм прерываний
- •Вопросы для самопроверки
- •6 Современное состояние и тенденции развития процессоров
- •6.1. Архитектурные особенности процессоров Pentium
- •6.2. Программная модель процессоров Pentium
- •6.2.1. Прикладная программная модель процессоров Pentium
- •6.2.2. Системная программная модель процессоров Pentium
- •6.2.3. Система команд и режимы адресации процессоров
- •6.3. Аппаратная организация защиты в процессорах Pentium
- •6.4. Аппаратные средства поддержки многозадачности
- •6.5. Перспективы развития процессоров
- •Вопросы для самопроверки
- •7. Память. Организация памяти
- •7.1. Иерархическая организация памяти
- •7.2. Классификация запоминающих устройств
- •7.3. Структура основной памяти
- •7.4. Память с последовательным доступом
- •7.5. Ассоциативная память
- •7.6. Организация флэш-памяти
- •7.7. Архитектурные способы повышения скорости обмена между процессором и памятью
- •Вопросы для самопроверки
- •8. Управление памятью. Виртуальная память
- •8.1. Динамическое распределение памяти
- •8.2. Сегментная организация памяти
- •8.3. Страничная организация памяти
- •8.4. Сегментно-страничная организация памяти
- •Вопросы для самопроверки
- •9. Организация ввода-вывода информации. Системная шина
- •9.1. Организация шин. Системная шина
- •9.1.1. Структура системной шины
- •9.1.2. Протокол шины
- •9.1.3. Иерархия шин
- •9.2 Организация взаимодействия между периферийными устройствами и процессором и памятью вычислительных машин
- •9.3. Внешние интерфейсы вычислительных машин
- •9.3.1. Параллельный порт lpt и интерфейс Centronics
- •9.3.1. Последовательный порт com и интерфейс rs-232c
- •9.3.3. Универсальная последовательная шина usb
- •9.3.4. Беспроводные интерфейсы
- •Вопросы для самопроверки
- •Модуль 2. Вычислительные системы
- •10. Вычислительные системы параллельной обработки. Многопроцессорные и многоядерные системы
- •10.1. Параллельная обработка информации
- •10.2. Классификация систем параллельной обработки данных
- •10.2.1 Классификация Флинна
- •10.2.2. Классификация Головкина
- •10.2.3. Классификация многопроцессорных систем по
- •10.3. Вычислительные системы на кристалле. Многоядерные системы
- •10.4. Тенденции развития вс
- •Вопросы для самопроверки
- •11. Организация микроконтроллеров и микроконтроллерных систем
- •11.1. Общие сведения о системах управления
- •11.2. Организация микроконтроллеров и микроконтроллерных систем
- •11.3. Области применения и тенденции развития мк
- •Вопросы для самопроверки
- •Модуль 3. Телекоммуникационные сети
- •12. Организация компьютерных сетей
- •12.1. Обобщённая структура компьютерных сетей
- •12.2. Классификация компьютерных сетей
- •Вопросы для самопроверки
- •13. Стандартизация компьютерных сетей. Эталонная модель взаимодействия открытых систем
- •13.1. Понятие «открытой системы». Взаимодействие открытых систем
- •13.2. Эталонная модель взаимодействия открытых систем
- •13.3. Структура блоков информации
- •7. Прикладной6. Представительный5. Сеансовый4. Транспортный3. Сетевой2. Канальный1. Физический
- •Вопросы для самопроверки
- •Литература
- •Архитектура вычислительных систем. Вычислительные машины, системы и сети
3.1. Функциональные узлы комбинационного типа
Как уже отмечалось, комбинационные схемы не содержат памяти и их выходные сигналы зависят только от совокупности входных значений. Рассмотрим некоторые функциональные узлы, построенные на основе комбинационных схем, в частности, шифраторы и дешифраторы, компараторы, сумматоры [5, 10].
3.2.1 Шифраторы и дешифраторы
Шифраторы и дешифраторы относятся к преобразователям кодов. Шифратор преобразует код «1 из N» в двоичный, а дешифратор выполняет обратную операцию, преобразует двоичный код в код «1 из N».
Шифратор – это логическая схема, вырабатывающая на выходе определённое двоичное значение длиной n бит в зависимости от того, на каком из её 2n входов присутствует логическая 1. Полный шифратор имеет 2n входов и n выходов.
Условное графическое
изображение шифратора приведено на
рис. 18, а табл. 3.2 отражает функционирование
шифратора на примере шифратора 104
(10 входов, 4 выхода). Выходы шифратора
принято обозначать их двоичными весами.
|
Рис.18. Условное обозначение шифратора: |
F0 ... F9 – входы шифратора; a0 ... a3 – выходы шифратора; EI – сигнал разрешения работы шифратора (разрешено при EI = 1); EO – сигнал разрешения для разрешения работы следующего шифратора (при наращивании шифраторов) |
Если логическая единица может присутствовать на нескольких входах, то применяется приоритетный шифратор, реагирующий на самый старший разряд входного слова. Такие шифраторы часто применяются для определения приоритетного претендента на использование какого-либо ресурса. Каждому устройству назначается фиксированный приоритет на запрос ресурса. При одновременном наличии нескольких запросов обслуживается запрос с наибольшим приоритетом.
Таблица 3.2. Принципы функционирования шифратора
Активный вход |
Выход | |||
a0 |
a1 |
a2 |
a3 | |
F0 |
0 |
0 |
0 |
0 |
F1 |
0 |
0 |
0 |
1 |
F2 |
0 |
0 |
1 |
0 |
F3 |
0 |
0 |
1 |
1 |
F4 |
0 |
1 |
0 |
0 |
F5 |
0 |
1 |
0 |
1 |
F6 |
0 |
1 |
1 |
0 |
F7 |
0 |
1 |
1 |
1 |
F8 |
1 |
0 |
0 |
0 |
F9 |
1 |
0 |
0 |
1 |
Дешифратор – это логическая схема, которая при подаче на её вход n- разрядного двоичного числа переводит один из своих 2n выходов в активное состояние (состояние логической 1) [4]. Таким образом, полный дешифратор имеет n входов и 2n выходов. Входы дешифратора принято обозначать их двоичными весами.
Условное обозначение
дешифратора представлено на рис. 19.
Таблицу, отражающую функционирование
дешифратора (на примере дешифратора
410,
приводить не будем в силу её очевидности,
поскольку она будет представлять собой
результат транспонирования табл. 3.2,
приведённой выше).
|
Рис. 19. Условное обозначение дешифратора: |
x0 ... x3 – входы дешифратора; F0 ... F9 – выходы дешифратора; EN – сигнал разрешения работы дешифратора (разрешено при EN = 1) |
Шифраторы и дешифраторы используются в функциональных блоках и устройствах, где требуются преобразования кодов. Например, шифратор клавиатуры, шифратор и дешифратор адресов памяти и т.д.