
- •Архитектура вычислительных систем. Вычислительные машины, системы и сети
- •2 Простейшие типовые элементы вычислительных машин 21
- •10 Вычислительные системы параллельной обработки. 147
- •11 Организация микроконтроллеров и микроконтроллерных систем 165
- •12 Организация компьютерных сетей 174
- •13 Стандартизация компьютерных сетей. Эталонная модель взаимодействия открытых систем 182
- •1 Основные понятия вычислительной техники и принципы организации вычислительных систем
- •1.1 Основные понятия и определения
- •1.2 Принципы организации вычислительных машин и систем
- •1.3 Основные характеристики вычислительных машин и
- •1.4 Многоуровневая организация вычислительных процессов
- •Вопросы для самопроверки
- •2 Простейшие типовые элементы вычислительных машин
- •2.1 Комбинационные схемы
- •1) Конъюнкция (логическое умножение) .
- •2) Дизъюнкция (логическое сложение) .
- •3) Отрицание (инверсия) .
- •4) Конъюнкция и инверсия (Штрих Шеффера) .
- •5) Дизъюнкция и инверсия (Стрелка Пирса) .
- •6) Эквивалентность .
- •7) Отрицание эквивалентности .
- •2.2 Автоматы с памятью
- •2.3 Триггеры
- •2.4 Проблемы и перспективы развития элементной базы
- •Вопросы для самопроверки
- •3 Функциональные узлы комбинационного и
- •3.1 Функциональные узлы последовательного типа
- •3.1.1 Регистры
- •3.1.2 Счётчики
- •3.1 Функциональные узлы комбинационного типа
- •3.2.1 Шифраторы и дешифраторы
- •3.2.2 Компараторы
- •3.2.3 Сумматоры
- •Вопросы для самопроверки
- •4 Функциональная организация процессора
- •4.1 Основные характеристики и классификация процессоров
- •4.2 Физическая и функциональная структура процессора
- •4.2.1 Операционное устройство процессора
- •4.2.2 Шинный интерфейс процессора
- •4.3 Архитектурные принципы организации risc-процессоров
- •4.4 Производительность процессоров и архитектурные
- •Вопросы для самопроверки
- •5 Организация работы процессора
- •5.1 Классификация и структура команд процессора
- •5.2 Способы адресации данных и команд
- •5.2.1 Способы адресации данных
- •5.2.2 Способы адресации команд
- •5.3 Поток управления и механизм прерываний
- •Вопросы для самопроверки
- •6 Современное состояние и тенденции развития процессоров
- •6.1 Архитектурные особенности процессоров Pentium
- •6.2 Программная модель процессоров Pentium
- •6.2.1 Прикладная программная модель процессоров Pentium
- •6.2.2 Системная программная модель процессоров Pentium
- •6.2.3 Система команд и режимы адресации процессоров
- •6.3 Аппаратная организация защиты в процессорах Pentium
- •6.4 Аппаратные средства поддержки многозадачности
- •6.5 Перспективы развития процессоров
- •Вопросы для самопроверки
- •7 Память. Организация памяти.
- •7.1 Иерархическая организация памяти
- •7.2 Классификация запоминающих устройств
- •7.3 Структура основной памяти
- •7.4 Память с последовательным доступом
- •7.5 Ассоциативная память
- •7.6 Организация флэш-памяти
- •7.7 Архитектурные способы повышения скорости обмена между процессором и памятью
- •Вопросы для самопроверки
- •8 Управление памятью. Виртуальная память
- •8.1 Динамическое распределение памяти
- •8.2 Сегментная организация памяти
- •8.3 Страничная организация памяти
- •8.4 Сегментно-страничная организация памяти
- •Вопросы для самопроверки
- •9 Организация ввода-вывода информации. Системная шина
- •9.1 Организация шин. Системная шина
- •9.1.1 Структура системной шины
- •9.1.2 Протокол шины
- •9.1.3 Иерархия шин
- •9.2 Организация взаимодействия между периферийными устройствами и процессором и памятью вычислительных машин
- •9.3 Внешние интерфейсы вычислительных машин
- •9.3.1 Параллельный порт lpt и интерфейс Centronics
- •9.3.1 Последовательный порт com и интерфейс rs-232c
- •9.3.3 Универсальная последовательная шина usb
- •9.3.4 Беспроводные интерфейсы
- •Вопросы для самопроверки
- •10 Вычислительные системы параллельной обработки.
- •10.1 Параллельная обработка информации
- •10.2 Классификация систем параллельной обработки данных
- •10.2.1 Классификация Флинна
- •10.2.2 Классификация Головкина
- •10.2.3 Классификация многопроцессорных систем по
- •10.3 Вычислительные системы на кристалле. Многоядерные системы
- •10.4 Тенденции развития вс
- •Вопросы для самопроверки
- •11 Организация микроконтроллеров и микроконтроллерных систем
- •11.1 Общие сведения о системах управления
- •11.2 Организация микроконтроллеров и
- •11.3 Области применения и тенденции развития мк
- •Вопросы для самопроверки
- •12 Организация компьютерных сетей
- •12.1 Обобщённая структура компьютерных сетей
- •12.2 Классификация компьютерных сетей
- •Вопросы для самопроверки
- •13 Стандартизация компьютерных сетей. Эталонная модель взаимодействия открытых систем
- •13.1 Понятие «открытой системы». Взаимодействие
- •13.2 Эталонная модель взаимодействия открытых систем
- •13.3 Структура блоков информации
- •7 Прикладной
- •Вопросы для самопроверки
- •Архитектура вычислительных систем. Вычисдительные машины, системы и сети
2.3 Триггеры
Триггером называют элементарный автомат с положительной обратной связью, который может многократно переходить из одного устойчивого состояния в другое. В структуре триггера можно выделить собственно элементы памяти (фиксатор) и схему управления. Фиксатор строится на двух элементах «ИЛИ-НЕ» или двух элементах «И-НЕ», связанных друг с другом «накрест» так, что выход одного соединён со входом другого. Состояние триггера оценивается по его прямому выходу.
Триггеры можно классифицировать по различным признакам /5/.
1) По логическому функционированию различают триггеры следующих типов: RS, D, T, JK, комбинированные, со сложной логикой.
Простейшим из них является RS- триггер, на примере которого познакомимся с принципами функционирования триггеров. Схемы RS- триггера на элементах «ИЛИ-НЕ» и «И-НЕ» показаны на рисунке 2.9:
|
|
Рисунок 2.9 – Схема RS- триггера на элементах «ИЛИ-НЕ» и «И-НЕ»
Буквой
R
(Reset)
обозначается сигнал сброса триггера в
0, а буквой S
(Set) –
сигнал
установки триггера в 1. Для RS- триггера
на элементах «ИЛИ-НЕ»
при
подаче на его входы R
и S
нулевых сигналов сохраняется его одно
из двух устойчивых состояний. Например,
если значение на выходе Q
равно 1, то этот единичный сигнал поступает
по цепи обратной связи на вход второго
элемента и вызывает появление на выходе
логического 0. В свою очередь, этот 0,
поступая на вход первого элемента,
поддерживает выходQ
в единичном состоянии. Такой режим
работы RS- триггера называется режимом
хранения.
Подача единичного сигнала на вход S
переводит RS- триггер в единичное состояние
(состояние установки). Подача единичного
сигнала на вход R
сбрасывает RS- триггер в нулевое состояние
(состояние сброса). Одновременная подача
сигнала установки (логической 1 на вход
S)
и сигнала сброса (логической 1 на вход
R)
не допускается и является запрещённой.
Условное обозначение RS- триггера и его таблица состояний представлены соответственно на рисунке 2.10 и в таблице 2.8.
D- триггер (от слова Delay – задержка) также имеет два устойчивых состояния. Его выход Q повторяет входной сигнал, но с задержкой, определяемой тактовым генератором.
T- триггер изменяет своё состояние каждый раз при поступлении входного сигнала. Т- триггер называют счётным триггером.
Рисунок 2.10 – Условное обозначение RS- триггера |
Таблица 2.8 – Состояния RS- триггера
|
Триггер JK является универсальным, имеет входы установки (J) и сброса (K), подобно входам RS- триггера. JK- триггер может принимать два единичных сигнала по своим входам J и K, переходя при этом в противоположное текущему состояние.
2) По способу записи информации различают асинхронные (нетактируемые) и синхронные (тактируемые) триггеры. В первых переход в новое состояние вызывается непосредственно изменением входных информационных сигналов. В тактируемых триггерах имеется специальных вход C (от слова Clock – часы). Переход осуществляется при подаче на этот вход тактовых сигналов.
Триггер может запомнить один бит информации. Триггеры входят в состав устройств, где требуется запоминание данных: регистры, счётчики, последовательные сумматоры и другие.
Элементная база составляет основу любой ВМ, поэтому следующий вопрос посвящён тому, какие существуют на сегодняшний день проблемы в развитии элементной базы и какие перспективные направления создания новых элементов для ВМ.