Арифметические устройства

К арифметическим устройствам относятся узлы, выполняющие арифметические действия с двоичными числами: сложение, вычитание, умножение и деление, а так же устройства, выполняющие специальные арифметические операции:

• Выявление четности заданных чисел (определение паритета)

• Сравнение двух чисел.

Сумматоры

Сумматоры представляют собой функциональные узлы, выполняющие операции сложения чисел.

Сумматоры в зависимости от способа обработки чисел подразделяются на:

• Параллельные сумматоры;

• Последовательные.

Оба типа сумматоров строятся на основе однозначных суммирующих схем. Сложение чисел в последовательных сумматорах осуществляется поразрядно, последовательно во времени. В сумматорах параллельного типа сложение всех разрядов много разрядных чисел происходит одновременно.

Полусумматор

Простейшим суммирующим элементом является полусумматор. Обозначение служат буквы HS (half sum - полу сумма).

Он имеет два выхода A и B для двух слагаемых и два выхода S (сумма) и P(перенос).

Входы		Выходы
A	B	P	S
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0

Работа полусумматора описывается уравнением:

Логическая структура полусумматора в общем и развернутом виде

Полный сумматор

HS имеет два входа и пригоден поэтому для использования только в младшем разряде. Устройство для суммирования двух много разрядных чисел должно иметь, начиная со второго разряда, три входа: два для слагаемых и и один для сигнала переноса с предыдущего разряда.

Полный сумматор можно представить как объединение двух полусумматоров. Один служит для сложения двух чисел, принадлежащих одному разряду и обеспечивает, выход промежуточной суммы и переноса . Второй полусумматор складывает перенос с предыдущего разряда с промежуточной суммой .

Входы			Выходы
0	0	0	0	0
0	0	1	0	1
0	1	0	0	1
0	1	1	1	0
1	0	0	0	1
1	0	1	1	0
1	1	0	1	0
1	1	1	1	1

Уравнение, описывающего работу полного сумматора:

При последовательном вводе используются один общий для всех разрядов полный сумматор с дополнительной цепью задержки. Оба слагаемых кодируются последовательностями импульсов, которые синхронно вводятся через входы A и B

начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса на время одного такта, т. е. до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку обеспечивает D – триггер. Для хранения и ввода слагаемых A и B, а так же для преобразования последовательного кода в параллельный применяют регистры сдвига. Работа D – триггера и регистра сдвига синхронизируется общим генератором тактовых импульсов.

Достоинство – малые аппаратные затраты.

Недостаток – сравнительно невысокое быстродействие.

Число сумматоров n – разрядного параллельного сумматора с последовательным переносом равно числу разрядов.

Выход переноса P каждого сумматора соединен со входом каждого переноса следующего, более старшего разряда.

Слагаемые и складываются во всех разрядах одновременно, а перенос P поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие ограничено задержкой переноса, пока сигнал переноса с младшего разряда не распространится по всей системе.

Время переноса уменьшается введение параллельного переноса, который реализуется введением блоков ускоренного (сквозного) переноса.

Для каждого двоичного разряда дополнительно находятся два сигнала: – образование переноса и – распространение переноса.

Процесс формирования ускоренного переноса описывается следующими уравнениями: