Комп. Электроника. Курсовая

Приклад такої розв‘язки наведено на рис.3.2б, де для розв’язки використовується логічний елемент “ І”.

особливості необхідно враховувати при проектуванні принципової схеми, оскільки резистор на вході мікросхе- ми, якщо номінал вибрано невірно, може перевести її вихід у небажаний логічний стан або викликати втрату управ- ління одних мікросхем іншими.

буде втрачене. Це пов’язано з тим, що опір резистора, на- приклад, для серій 530 і К531, перевищує значення 4700 Ом, починаючи з якого увімкнення резистора на вході ЛЕ сприймається як подача логічної ”1”. Таким чином, на вхо- ді D2 завжди, незалежно від стану D1, зберігається логічна ”1”. Щоб у схемі на рис.3.3, відновити управління, опір резистора для серій 530 і К531 необхідно вибрати меншим за 370 Ом.

Інша особливість мікросхем ТТЛШ полягає у виник- ненні короткочасного стрибка струму у ланцюзі живлення при перемиканні ІМС. Оскільки в схемі пристрою усі ІМС

12

зв’язані між собою ланцюгом живлення, стрибок струму, що виникає при перемиканні будь-якої мікросхеми є зава- дою, яка розповсюджується на всі ІМС пристрою і може викликати збій в його роботі. Для боротьби зі стрибком струму використовують конденсатори, які вмикають між шиною живлення та загальною шиною. Згідно технічним нормам на кожній платі рекомендовано встановлювати 1-2 електролітичних конденсатори ємністю 10-100 мкФ і ке- рамічні конденсатори ємністю 0,01-0,47 мкФ із розрахунку один конденсатор на 1-5 мікросхем. Така ж вимога є слуш- ною для мікросхем КМОНТЛ.

При розробці принципової схеми цифрового пристрою треба враховувати також стан невикористаних виводів мі- кросхем. Для логічних елементів типу ” І-НЕ”, „ І” на неви- користаний вхід треба подати пасивний для цих елементів сигнал логічної „1”, для ЛЕ „ АБО-НЕ”, „ АБО” – сигнал логічного „0”. Логічну „1” на невикористаному вході мож- на забезпечити з’єднавши його з шиною живлення, логіч- ний „0” – з загальною шиною (землею). Крім того, невико- ристаний вхід ЛЕ можна з‘єднати з іншим його входом, на який подається сигнал.

Для елементів ТТЛШ типу ” І-НІ”, „ І” невикористані входи звичайно підключають до шини живлення через ре- зистор 1 – 2,2 кОм. Дозволяється через один і той же рези- стор підключати до 25 невикористаних входів. У випадку логічних елементів ТТЛШ типу ” АБО-НІ” „ АБО” невико- ристані входи безпосередньо з’єднують з загальною ши- ною (землею).

В мікросхемах КМОНТЛ невикористані входи не ре- комендовано залишати вільними, тому що внаслідок висо- кого вхідного імпедансу, вплив завад може привести до довільної зміни вихідного стану мікросхеми. Усі невико- ристані входи підключають або до шини живлення, або до загальної шини залежно від логічної функції, яку реалізує логічний елемент.

Правила оформлення схем електричних принципових цифрової обчислювальної техніки визначає стандарт ГОСТ 2.708-81. Елементи на схемі показують у вигляді умовних графічних позначень згідно ГОСТ 2.728-74, ГОСТ 2.730-73 та ін. Розміри умовних графічних позначень наведені в стандарті ГОСТ 2.747-68. Елементи, розміри яких не вста- новлені ГОСТ 2.747-68, повинні викреслюватися в розмі- рах, в яких вони виконані у відповідних стандартах. При виконанні принципових схем пристроїв цифрової обчис- лювальної техніки двійкові логічні елементи зображують у

13

вигляді умовних графічних позначень згідно ГОСТ 2.74391. При викреслюванні схем, насичених такими позначен- нями, допускається всі їх пропорційно зменшувати, при цьому відстань між двома сусідніми лініями умовного графічного позначення має бути не менше 0,8 мм.

При викреслюванні ілюстративних схем на великих форматах допускається умовні позначення пропорційно збільшувати. За наявністю у схемі пристрою допоміжних ланцюгів, що багато разів повторюються, наприклад, лан- цюгів живлення, допускається не зображати їх на схемі, а поміщати на її полі з позначенням місць підключення. Як- що ряд елементів підключені до ланцюгів однакової поля- рності і однакового потенціалу, допускається, не проводя- чи ліній зв’язку, вказати підключення цих елементів з по- значенням полярності і, при необхідності, величини поте- нціалу біля зображення їх виводів. Кожен елемент, зобра- жений на принциповій схемі, повинен мати буквено- цифрове позиційне позначення, складене з буквеного по- значення і порядкового номера, поставленого після бук- венного позначення. Порядкові номери елементам привла- снюють, починаючи з одиниці, в межах групи елементів, яким за схемою привласнено однакове буквене позиційне позначення. Цифри порядкових номерів елементів і їх бук- вені позиційні позначення слід виконувати одним розмі- ром шрифту. Позиційні позначення розміщують на схемі поряд з умовними графічними позначеннями елементів по можливості з правого боку або над ними. Порядкові номе- ри мають бути привласнені відповідно до послідовності розташування елементів на схемі зверху вниз в напрямі зліва направо. Допускається змінювати послідовність ну- мерації елементів. На принциповій схемі мають бути одно- значно визначені всі елементи (мікросхеми, транзистори, резистори та ін.), що входять до складу пристрою і зобра- жені на ній.

Дані про елементи мають бути записані в перелік еле- ментів, який оформляють на форматі А4 у вигляді таблиці, заповненої зверху вниз згідно ГОСТ 2.702-75. На схемі мають бути вказані адреси зовнішніх точок, контактів, роз’ємів, до яких приєднуються вхідні і вихідні ланцюги пристрою. Характеристики вхідних і вихідних ланцюгів пристрою, а також адреси їх зовнішніх підключень запи- сують безпосередньо над лініями згідно ГОСТ 2.708-81.

Приклад оформлення принципової схеми (для формату А3) наведено у додатку Б.

14

3.4. Часові діаграми

Часові діаграми дають наочне уявлення про динаміку сигналів у різних точках принципової схеми в процесі її роботи. На підставі часових діаграм можна оцінити дефо- рмації сигналів, ризик гонок і, як наслідок, появу хибних спрацьовувань проектованого пристрою.

Причиною деформації сигналу та появи хибних сигна- лів є обмежена швидкодія цифрових ІМС, з яких будується схема пристрою. Для аналізу роботи принципової схеми з урахуванням обмеженої швидкодії її елементів звичайно використовують модель, згідно з якою елемент (будь-який цифровий елемент або вузол) складається з ідеального ци- фрового елемента з нескінченною швидкістю перемикання та елемента затримки перемикання на час tз.п. В цьому ви- падку затримка сигналу у ланцюзі з n елементів визнача- ється сумарним часом затримки і дорівнює ntз.п. Час затри- мки поширення сигналу tз.п є довідковим параметром для цифрових мікросхем різних типів логіки (табл. 3.1).

Виявлення небезпечних для стійкої роботи схеми де- формацій сигналів і хибних сигналів виконують шляхом моделювання стану схеми, яке здійснюється у дискретно- му часі, що складається з інтервалів t з.п. Для цього загаль- ний такт роботи схеми, що має тривалість Т, розподіляють на ряд мікротактів з тривалістю t з.п. Кількість таких мікро- тактів µ=Т/ tзт. Стан схеми аналізують для кожного з них.

Деформація сигналів, викликана їх затримкою, може виникати навіть у найпростіших комбінаційних схемах, побудованих на ЛЕ типу ” АБО”, ” І”. Це ілюструють часові діаграми на рис.3.4. Для простоти затримка сигналу у ви- хідних логічних елементах D2 не врахована. Як можна ба- чити, для ЛЕ типу ” АБО” ( рис.3.4а) затримка у елементі

D1 веде до збільшення тривалості вихідного сигналу tвих на час t з.п, у випадку елемента типу ” І” ( рис.3.4б) тривалість

вихідного сигналу tвих зменшується на величину t з.п.

У складних комбінаційних схемах ефект деформації сигналу може привести до катастрофічних наслідків. Це можна проілюструвати на прикладі схеми наведеної на рис. 3.4б. Якщо на одному зі входів ЛЕ D2 увімкнути лан- цюг з n логічних елементів із загальною затримкою ntз.п..,

то тривалість вихідного імпульсу дорівнює τ-n×tз.п . Зрозу-

міло, що при достатньо великих n, коли τ<n×tзп. імпульс, який надходить на вхід схеми, не буде змінювати стан D2 (на його виході зберігається логічний ”0”), тобто управлін- ня втрачається.

15

На її виході схеми незалежно від значення вхідного си- гналу Х повинна бути логічна ”1”. Проте при зміні вхідно- го сигналу з логічного рівня ”0” до рівня ”1” ( рис. 3.5,б) через затримку в інверторі D1 на входах D2 протягом часу tз.п. зберігається рівень логічної ”1”. Це веде до появи хиб- ного сигналу ”0” на виході схеми. Необхідно зазначити, що хибний сигнал у даній схемі не з’являється при заміні вхідного рівня логічного сигналу з ”1” до ”0” ( рис. 3.5в).

При динамічному ризику збою можлива багаторазова заміна значень сигналу на виході схеми при переході від одного набору вхідних сигналів до іншого. Цей тип збою ілюструють часові діаграмами (рис.3.6б), які побудовані для схеми, що показана на рис.3.6а. Затримка у логічному елементі D5 при побудові часових діаграм не враховувала- ся. З часових діаграм випливає, що динамічний ризик збою є наслідком статичного ризику збою, який виникає у логі- чному елементі D4 за рахунок різної затримки сигналів, що надходять на його входи.

Рис.3.6. Динамічний ризик збою: приклад схеми (а) і часові діаграми для неї (б)

Таким чином, часові діаграми дозволяють одержати додаткову інформацію, яка необхідна для забезпечення нормального функціонування проектованого пристрою. У зв’язку з цим побудова часових діаграм є важливою части- ною курсової роботи. Рекомендується на початку побуду- вати їх без урахування затримки сигналу у елементах схе- ми. Це спрощує аналіз і дозволяє одержати загальне уяв- лення про динаміку сигналів у пристрої. Потім будують часові діаграми з урахування затримки сигналу в елемен- тах схеми. Особливу увагу треба звернути на ділянки схе- ми, де можуть виникати хибні сигнали чи деформація сиг- налів. Використовуючи довідкові дані з затримки сигналу

17

у застосованих ІМС [2-6], оцінюють затримки, які виника- ють у проектованій схемі, і їх вплив на корисні сигнали.

Якщо затримки приводять до катастрофічної деформа- цій корисних сигналів, треба перейти до іншої серії ІМС з меншим часом затримки або за згодою керівника курсово- го проекту змінити тактову частоту до величини, яка є до- пустимою. Необхідно оцінити тривалість хибних сигналів, якщо вони з’являються у проектованій схемі, та з’ясувати ступінь їх впливу на працездатність пристрою. Якщо хибні сигнали негативно впливають на роботу схеми, прийняти заходи для боротьби з ними шляхом забезпечення затри- мок, які ліквідують хибні сигнали, або затримки на час дії хибних сигналів. У першому випадку затримки забезпечу- ють введенням у схему додаткових логічних елементів або за допомогою RC-ланцюгів, у другому – шляхом синхроні- зації роботи ІМС, на які діють хибні сигнали.

При проектуванні принципової схеми і аналізі часових діаграм можна використовувати програмні засоби схемо- технічного моделювання Micro-Cap, WorkBanch та ін. Слід однак зазначити, що ці засоби, як правило, не використо- вують стандарти зображення компонентів електричних схем прийняти в СНГ. Тому принципова схема спроекто- вана з використанням таких програмних засобів повинна бути приведена у відповідність з ГОСТ 2.708-81.

3.5.Розрахункова частина проекту

Вцій частині курсового проекту необхідно навести оцінки навантажувальної здатності елементів принципової схеми, розрахунок параметрів RC-ланцюгів, що входять до

складу тактового генератора, формувачів імпульсних сиг- налів, використовуються для задання початкового стану тригерів стартостопних пристроїв. Потрібно оцінити струм і потужність, що споживає пристрій. У тих варіантах за- вдань, де використовуються елементи індикації або потрі- бно перетворити вихідний рівень сигналу для узгодження з зовнішнім пристроєм, виконують розрахунок номіналів резисторів у ланцюгах індикації або перетворювача логіч- ного сигналу на дискретному біполярному транзисторі.

При оцінці навантажувальної здатності виходять із струму Iвих. макс мікросхеми, який можна знайти у довідко-

вій літературі [2-6] або розрахувати із значень Кроз, І0вх за формулою (3.1). Особливу увагу треба звернути на ІМС,

які навантажені резисторами. Для них перевіряють вико- нання співвідношення (3.2), яке визначає нормальний ре-

18

жим навантаження. У випадку перевантаження приймають заходи що до розвантаження ІМС (див. розділ 3.3).

Слід зазначити, що увімкнення резистора на виході мі- кросхеми змінює її коефіцієнт розгалуження і до виходу мікросхеми, навантаженого резистором, можна підключи- ти, не порушивши працездатності, вже меншу кількість входів інших мікросхем. Це ілюструє рис. 3.7, на якому показано базовий логічний елемент ТТЛШ у нульовому вихідному стані. До виходу ЛЕ підключено резистор R і входи інших логічних елементів. Для уникнення переван- таження виходу ЛЕ (мікросхеми) необхідно виконати умо- ву (3.2), яка у даному випадку, з урахуванням (3.1), може бути записана як

Iвих.макс. = KрозI0вх ³ nI0вх + Uж - U0 , (3.4)

R

де n – кількість входів елементів (мікросхем) ТТЛШ, під- ключених до входу даного елементу (мікросхеми).

Рис. 3.7. Зміна коефіцієнта розгалуження при увімкненні резистора на виході логічного елемента

З (3.4) випливає, що у даному випадку максимальна кі- лькість входів, що можуть бути підключені до виходу да- ного елемента (коефіцієнт розгалуження К’роз) дорівнює:

Тут розвернуті квадратні дужки ] [ означають, що пра-

ву частину (3.5) треба округлити до найближчого меншого цілого.

Тактовий генератор можна реалізувати на логічних елементах [7,11]. Його розрахунок зводиться до визначен- ня на підставі заданої тактової частоти, номіналів компо- нентів RC- ланцюга або кількості ЛЕ для забезпечення не-

19

обхідної затримки. Розрахункові співвідношення для різ- них схем генераторів наведені у [7,11]. Необхідно врахову- вати, що в схемах генераторів на ІМС ТТЛШ величина ре- зистора RC - ланцюга не повинна перевищувати 2 кОм, а на ІМС КМОНТЛ рекомендується використовувати резис- тори з номіналом вибраним в діапазоні 10 кОм – 10 МОм.

При розрахунку формувачів логічних сигналів спочат- ку визначають мінімально необхідну тривалістю їх вихід- ного імпульсу. Наприклад, якщо формувач призначено для скиду лічильника у нульовий стан, вихідний імпульс пови- нен мати тривалість tі вих, яка перевищує час встановлення коду лічильника tвст, тобто tі вих > tвст.. Виходячи із довідко- вого значення tвст., обирають тривалість вихідного імпульсу

формувача tі вих, звичайно як tі вих ≈ 2tвст. На підставі tі вих оцінюють параметри компонентів RC – ланцюга або кіль-

кість ЛЕ, яка необхідна для одержання потрібної затримки у схемі формувача [7,11].

Струм, споживаний цифровим пристроєм Iспож., склада- ється із струму, споживаного ІМС, які входять до його складу, та струму, котрий протікає через резистори, елеме- нти індикації та інші види навантаження схеми пристрою:

хунковим шляхом. При оцінюванні Іспож. треба виходити із найгіршого випадку, який відповідає максимальному струму споживаному у схемі пристрою.

Потужність споживану пристроєм, обчислюють шля- хом складання потужностей, споживаних мікросхеми і по- тужностей, що розсіюються у компонентах схеми. Значен- ня потужності для ІМС беруть із довідкової літератури або розраховують за Іі та напругою живлення.

У деяких завданнях курсового проекту пристрої вико- ристовують елементи індикації на світлодіодах. Якщо ви- хідний струм і напруга ІМС сумісні з робочим струмом та напругою світлодіодів, допускається безпосереднє ввімк- нення елемента індикації до виходу ІМС (рис.3.8). Резис- тор R служить для обмеження струму, його величину оці- нюють, виходячи з прямого струму Іпр та прямого падіння напруги Uпр на світлодіоді:

20